高性能的图像无损压缩知识产权核设计

为了解决海量图像数据对存储介质和有限的带宽造成的巨大压力,提出了高性能的图像无损压缩知识产权(IP)核,给出了相应的超大规模集成电路(VLSI)架构。通过对图像预处理模块进行兼容性优化,使其可以灵活处理多种规格的图像;优化离散小波变换(DWT)模块,提出了单加法器延时结构,使离散小波变换模块的最高工作频率达274MHz;IP核整体架构采用串并复用流水线设计思路,图像预处理和离散小波变换模块串行处理数据,算术编码和位平面编码模块并行处理数据,IP核内的所有模块均采用流水线设计方法,最终大幅提升IP核的吞吐率。实验结果表明,设计的IP核可直接接收光电耦合器件(CCD)相机的图像数据完成无损压缩并输出码流,该IP核在Xilinx Kintex-7KC705开发板上实现,最高工作频率达171 MHz,最大吞吐率达1 472 Mb/s,与现有图像无损压缩VLSI编码器相比,最高工作频率提升16%以上,最大吞吐率提升25%以上。     

一种高效的CABAC熵编码硬件设计

本设计是一种以基于上下文的自适应二进制算术编码(CABAC)为熵编码的高效视频编码方案,通过(CABAC)硬件结构的输入输出模块优化和算术编码模块优化来提高整体架构的效率及主频.在输入模块优化方面,采用四级缓存输入和残差系数优化传输;在算术编码模块优化方面,通过上下文模型索引预读取、预归一化查表和并入串出码流输出设计,提高整体架构的工作效率及主频,降低资源消耗,实现高效流水线高主频硬件架构.硬件设计使用90 nm标准单元库进行综合,可在工作频率为370 MHz下实现流水线,使用电路门数为43.49×10~3.该处理速率及吞吐率可支持HEVC标准的通用测试条件下1 080 P视频30帧·s~(-1)的实时编码.     

模式可配置的NAND Flash纠错系统设计与实现

针对NAND flash存储器设计一种模式可配置的纠错系统的电路结构,该结构可以预防错误位数大于设计纠错位数的情况发生.提出一种高速并行BCH编译码的电路设计方法,并导出一种无需有限域求逆运算的BM迭代算法的硬件实现方法.通过复用编码算法电路与译码算法电路,同时结合流水线技术与乒乓操作技术,实现以较小的硬件资源开销提高纠错系统性能.该纠错系统电路在EP4CE15E22C8系列FPGA芯片上实现,并进行测试分析.测试结果表明:在相同的系统工作频率下,该纠错系统电路的数据吞吐率是传统串行纠错电路的8倍,而硬件资源开销只增加l倍;与传统的NAND flash纠错电路相比,该纠错电路结构相对独立,可移植性强,可满足多种应用场合的需要.     

转移预测技术在高性能微处理器设计中的应用

在现代高性能处理器的设计中,需要采取各种技术来提高指令吞吐率以提高性能.首先简要介绍了流水线以及常见的指令转移预测技术,比较了各种不同的技术的优缺点和适用范围,最后对转移预测技术的发展作了展望.     

一种同时多线程指令队列竞争缓解策略

同时多线程结构利用线程级并行和指令级并行的优势,提高了指令吞吐率,但线程对关键资源（如指令队列）的竞争会削弱这种优势,造成资源浪费,又会降低处理器性能。提出了指令队列利用参数,通过分析指令队列利用率与处理器性能的关系,用实验评估了在四线程情况下,典型静态指令队列竞争缓解策略（如Dwarn、2OP_Block、Static）及其组合对处理器性能的影响。给出了load依赖链模型,分析了基于load依赖链的基准程序线程特性,提出了一种结合线程特性的指令队列竞争缓解策略。实验结果表明,该策略能够加速执行指令吞吐率较高的线程,通过提升此类线程的性能使整体指令吞吐率进一步增加。     

EPIC指令流水线模型既算法分析

本文以前瞻的观点和图文并茂的方法揭示了最新一代微机体系结构IA-64的软、硬件特征,论文的主要贡献有1.系统地归纳和阐述了IA-32体系结构的微处理器流水线技术;2.首次完整地分析了EPIC指令流水线模型并导出其算法;3.率先计算出Itanium2微处理器的指令吞吐率.     

网格中数据并行流水线的任务指派优化

为了缩短网格中数据并行流水线在吞吐率受限下的延迟,提出了一种优化任务指派的算法.在一个流水线中,每个任务都可以是一个数据并行程序.当多个任务被指派到同一个并行系统时,假设每个任务排他地使用一组处理机.根据优化目的,优化过程可分成连续的两个阶段,即提高吞吐率和缩短吞吐率受限下的延迟.对不同的优化阶段,用不同的启发式算法确定一个并行系统中每个任务的处理机数.改派任一任务都会使流水线的性能发生变化,性能提高的幅度被称为任务优先级.通过重复改派优先级最高的任务,流水线的性能可迅速提高,这在仿真实验中已得到了证实.     

一个多功能流水冲突优化调度算法

在对多功能流水冲突问题进行分析的基础上,给出了用时段间隔矩阵表示流水线冲突状态的方法,分别计算出每种调度法的平均间隔时段数,找出其中的最小者,实现了流水线各后继任务流入流水线所用间隔的最佳调度.此调度策略,使流水线的吞吐率达到最高,且方法简便明确,易于计算机实现.文章同时给出了实现多功能流水线冲突的优化调度算法.     

改进的离散小波变换流水线VLSI结构

为了解决离散小波变换的流水线超大规模集成电路(VLSI)结构硬件开销大的问题,在翻转结构的基础上,提出了一种改进的流水线VLSI结构.该结构采用合并提升步骤和流水线设计的方法,有效调整了原始数据的运算路径;其二维离散小波变换的结构由列滤波模块、2×2转置模块、行滤波模块和缩放模块4部分组成;行和列滤波器同时进行滤波,2×2转置模块实现了用几个寄存器代替大量的中间转置存储空间,并引入4选1的多路选择器到缩放模块中.实验结果表明,在关键路径的约束条件下,这种结构有效减小了硬件开销,降低了功耗.     

高吞吐率可配置FFT处理器IP核的设计与VLSI实现

针对一种新型的OFDM系统算法,设计了一款具有高吞吐率可配置的FFT处理器IP核.在现有算法的基础上,提出了一种优化的设计架构,并对各个功能模块特别是存储单元、复数乘法器和控制逻辑进行了优化设计.通过基于Verilog HDL的参数化模块设计和模块复用技术,最大限度地提高数据吞吐率,实现了FFT处理器点数的可配置功能.Vertex-Ⅱ Pro FPGA验证结果表明,对于256点定点16位符号数复数FFT运算,该FFT处理器最高工作频率为106 MHz,系统数据吞吐率达到了51.3 MS/s,延时仅为255个时钟周期.     

基于可用带宽的PIMSM设计与实现

提出一种基于可用带宽的PIMSM组播路由设计方案,该方案采用带宽测量模块和基于可用带宽的OSPF单播路由模块,并与硬件转发引擎结合,在高速宽带路由器上实现基于可用带宽的PIMSM组播数据包的线速转发．测试结果显示组播路由器能自动根据网络实时可用带宽状况选择最佳可用带宽路径路由,有效提高网络吞吐量．     

基于原模图LDPC码的联合信源信道译码器的硬件实现

采用FPGA(field programmable gate array)设计基于原模图低密度奇偶校验(low density parity check,LDPC)码的联合信源信道译码器,信道部分和信源部分都是由原模图LDPC码组成.在原模图LDPC码联合译码器的硬件实现架构中,通过2步循环扩展得到了适合硬件实现的准循环原模图LDPC码,译码器信息的迭代更新采用TDMP (Turbo decoding message passing)分层译码算法,采用的归一化最小和算法使得P-JSCD(photograph-based joint source and channel decoding)具有部分并行结构.最后,为了降低资源消耗和译码延迟,采用了提前终止迭代策略.基于FPGA平台的硬件实现结果表明,该联合译码器的译码性能非常接近相应的浮点算法,并且最大时钟频率达到193.834 MHz,吞吐量为24.44 Mbit/s.     

分层近似规则LDPC码的编码器设计

提出一种分层近似规则(LAR)LDPC码的构造方法及其编码器的设计方案.该方案在现有的RU算法的基础上,完全去掉了前向替换(FS)的步骤,并引入循环移位寄存器结构来处理密矩阵与向量的乘法,使其硬件复杂度从与密矩阵维数平方成正比,下降到只与其维数成正比.与RU算法相比,新方案缩短了编码器的编码延时,提高了吞吐量,还对不同码长和码率的应用具有线上重构的灵活性.仿真结果表明,分层近似规则LDPC码具有与随机构造的规则码极其相近的纠错性能,具有很高的实用参考价值.     

基于FPGA的准循环LDPC码低时延译码器设计

针对准循环低密度奇偶校验码(LDPC码),提出一种基于FPGA的低延时译码器硬件实现结构. 该译码器基于最小和译码算法,充分利用FPGA的RAM存储结构及流水线运算方式提高译码吞吐量,降低译码时延. 该结构适用于大部分准循环LDPC码,且译码迭代一次只需约2倍缩放因子大小的时钟数量. 与非流水线译码结构相比,在不增加资源占有率的情况下,译码时延降低到原来的1/7.      

面向磁记录信道的原模图LDPC码译码器的FPGA设计

针对传统原模图低密度奇偶校验（low density parity check,LDPC）码在译码硬件实现中,由于采用随机扩展方式,导致数据拥塞和布线困难,继而产生译码延时和资源消耗的提高及吞吐量的下降问题,通过2步准循环扩展得到了适于硬件实现的码字结构,设计了一种面向磁记录信道的原模图LDPC码译码器。该译码器信息更新采用基于TDMP（turbo decoding message passing）分层译码的归一化Min-Sum算法使得译码器具有部分并行架构;同时为了降低译码时间及功耗,给出一种低资源消耗的提前终止迭代策略。硬件实现结果表明,该译码器的译码性能十分接近相应的浮点算法,在低资源消耗的前提下,工作频率可达183.9 MHz,吞吐量为63.3 Mbit/s,并可同时适用于多种原模图LDPC码。     

Design and Implementation of DSP—Based IEEE802.16a OFDM System

A set of integrated Orthogonal Frequency Division Multiplexing (OFDM) modulation and demodulation system is proposed and its performance is verified in reference to the standard of IEEE802.16a for WMAN. The design, combined with analogy front-end, adopts Texas Instrument ( TI ) Company's 6701 evaluation module (EVM) to construct digital Intermediate Frequency (IF) platform. A DSP-based baseband processing software module is embedded into the system. The proposed scheme makes it possible for users to select various software modules to set up corrections with different throughput performance. Taking into account the given hardware configuration, the design aims to optimize the algorithm modules to accomplish better system performance.     

基于CCSDS标准的串行级联卷积码高速并行译码方法

针对CCSDS标准中串行级联卷积码（SCCC）的自适应编码调制方式的定义,分析比较了Log-MAP算法和基于乘性修正的Max-Log-MAP算法的译码性能和实现复杂度;提出了一种可支持多种编码方式的通用、低复杂度、高编码增益的并行译码方法.基于FPGA硬件平台进行原理验证,实现了一个可同时支持8种编码方式的高速并行、高吞吐量、低时延的SCCC译码器,译码器最高吞吐量可达300 Mbit/s.      

基于对偶基的比特并行算法实现RS编码

以DVB-C系统中的RS编码为例,参照Berlekamp比特串行乘法器,提出了一种基于对偶基的比特并行乘法器的方法来实现RS编码器,可以达到较高的吞吐率,从而可以采用FPGA/CPLD实现高速RS编码.     

带有D2D通信的LTE网络中提高公平性的方案

文中针对D2D对蜂窝网络公平性的破坏,提出了一种新的调度方案,即先调度D2D用户,在得知D2D用户在每个资源块上的干扰的基础上再调度蜂窝用户,最后用功率控制来增大蜂窝用户的吞吐量.仿真显示,与常用的方案相比,新方案能够有效改善蜂窝系统的公平性.     

下行多小区MIMO系统协作多点传输联合调度机制

提出一种基于协作多点传输的下行多小区多输入多输出(MIMO)系统联合调度机制,充分利用多小区间的联合调度来降低小区间的干扰,提高系统的吞吐量.该方案利用多小区基站间的协作,根据用户反馈的信道信息间的相关性,在不牺牲系统资源情况下联合调度互相干扰小的用户抑制小区间的干扰.仿真表明:该方案在相同情况下与传统的多小区下行MIMO系统相比,具有显著的小区平均系统吞吐量增益及边缘用户吞吐量增益.