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同步数字集成电路设计中的时钟树分析 总被引:2,自引:0,他引:2
时钟树的设计是同步数字集成电路设计中的一个重要部分,对系统的性能和可靠性有很大影响.文中介绍了同步数字系统的组成和时钟偏移的定义,提出了一种时钟树结构的设计方法,基于该方法用布局布线工具Astro对一个8051芯片进行了自动时钟树分析和指定结构的时钟树分析.结果表明,用文中方法设计时钟树结构能得到比自动时钟树分析更好的效果.文中还给出了设计中门控时钟问题的解决方法。 相似文献
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随着集成电路制造工艺的进步与芯片集成度的提升,对于低功耗芯片的需求越来越大.时钟网络功耗占芯片总功耗的 40%以上,优化时钟网络的功耗已成为高性能集成电路设计中最重要的目标之一.本文提出了一种新的寄存器聚类方法来生成时钟树的叶级拓扑结构,通过限制群组的扇出、负载和范围,对寄存器进行合理分组,减少了缓冲器的插入数目和总布线长度,有效降低时钟网络功耗.将该方法整合到传统的时钟树综合(CTS)流程中,在ISCAS89 基准电路上测试并分析其有效性.实验结果表明,该寄存器聚类方法在不影响时钟树最大延时的情况下,有效减少了时钟网络20%以上的功率耗散和20%以上的时钟偏移. 相似文献
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介绍了全数字时钟恢复方案中采用Farrow结构高效实现内插滤波器的设计方法.提出一种计算Farrow结构内插滤波器系数的算法,使得接收机输出信号的均方误差始终最小.仿真结果表明,与传统的内插滤波器设计相比,应用本文算法的全数字同步方案提高了接收机输出均方差和输出信噪比的性能,并且降低了时钟恢复方案中内插滤波器的实现复杂度. 相似文献
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吕宏强 《宝鸡文理学院学报(自然科学版)》2002,22(3):217-218,231
以单片机为核心,读出即时时钟芯片中的时间数据,构成典型的数字时钟;利用锁相环技术,将广播电台的对时信号分离出来,供单片机自动调校数字钟表的走时. 相似文献
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以TSMC 40 nm工艺为基础,使用Synopsys最新布局布线工具ICCII进行时钟树综合.首先利用传统门控时钟技术来降低时钟树动态功耗,在此基础上,提出了一种有别于传统门控时钟技术的新方法.实验结果表明,传统门控时钟方法在两种不同的场景(scenario)下分别降低动态功耗75.36 mW和136.84 mW,虽然不同scenario降低的动态功耗值不同,但是降低功耗的效果是一样的,降低幅度均为22%.新方法又可以进一步降低34.05 mW的动态功耗,降低幅度为12.5%,低功耗效果显著. 相似文献
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宽带ADC低抖动时钟驱动电路的分析与设计 总被引:1,自引:0,他引:1
提出采用小信号模型对时钟驱动电路中由热噪声引起的时钟抖动进行分析,并提出采用多级准无穷负载差分放大器结构以有效地实现低抖动.通过Cadence Spectre RF的瞬态噪声仿真,可以得到时钟抖动值,在输入频率变化时将仿真结果与手工推导的结果相比较,推导的公式能较好地预测时钟驱动电路的时钟抖动.设计的时钟驱动电路达到了输入频率100 MHz、幅度为480 mV下时钟抖动仅为193 fs,可以应用于高性能模数转换器. 相似文献
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基于模拟退火与合并代价反标的低功耗门控时钟布线算法 总被引:1,自引:0,他引:1
传统的时钟树布线算法可以扩展应用于门控时钟,例如在自底向上的合并过程中采用最小化合并电容方式。然而,当前点的合并,会影响到上层点的门控情况变化,虽然在局部合并时是最优的,却可能恶化时钟树整体功耗。针对该问题,提出了一种零时钟扭斜门控时钟布线算法,使用上一轮时钟树的布线结果估算上述影响所造成的合并代价变化。由于算法需要多轮反复计算,因此使用模拟退火方法,在每一次循环时重建时钟树结构,通过上一轮反标的合并代价信息进行优化,评估每一轮的结果,并生成新的约束供下一轮使用。实验结果表明,与传统的Greedy-DME算法相比,该算法可以获得至多23%的功耗优化。 相似文献
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在SOC(System On Chip)设计中,随着数字系统复杂性的提高,系统芯片中集成了越来越多的模块,这些模块通常工作在不同的时钟频率下.各控制器或者模块之间进行数据访问时,需要在将多bits数据同步到不同的时钟下.从跨时钟域时异步信号带来的亚稳态问题及其造成的影响,提出了包括握手信号和FIFO等针对不同的异步信号传输进行不同的跨时钟设计. 相似文献
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本文通过对NRZ、RZ伪随机码序列进行频谱分析,得知当NRZ码变换成码元占空比为1/2的RZ码时,所提出的同步时钟功率最强。并根据得出的结论提供一实际运用的设计电路。 相似文献
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对于现场可编程门阵列(FPGA)常见的6种时钟设计,根据建立时间和保持时间的要求,按照同步设计原则,分别给出可靠的时钟设计方案.利用这些方案来设计FPGA的时钟,可以更容易完成FPGA的项目设计,使得FPGA系统更稳定、更可靠. 相似文献
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基于VHDL的多功能数字闹钟设计 总被引:2,自引:0,他引:2
针对多功能数字闹钟的设计提出了三种可行性设计方案,并对这些方案的优缺点进行了比较论证,在充分考虑各种方案优缺点的前提下,选择利用FPGA芯片来设计多功能数字闹钟.本设计选用可编程器件FPGA采用硬件描述语言VHDL按照自顶向下的设计方法设计了数字闹钟的各个模块,并对各个功能模块进行了软件仿真. 相似文献
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朱凯华 《江苏技术师范学院学报》2011,17(4):28-32
结合金融、保险行业的实际应用,介绍数字数据网端口连接中调制解调器同步时钟选择方式、DDN端口的时钟设置和常见问题的解决方法,为相关连接提供了借鉴。 相似文献
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基于硬件描述语言(VHDL)的数字时钟设计 总被引:2,自引:0,他引:2
VHDL作为一种硬件描述语言,可用于数字电路与系统的描述、模拟和自动设计与仿真等,是当今电子设计自动化的核心技术.本文使用VHDL语言设计了一个数字时钟电路,给出了设计该数字系统的流程和方法.本设计方法具有硬件描述能力强,设计方法灵活,便于修改等优点,大大降低了数字系统设计的难度,提高了工作效率. 相似文献
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本文介绍了基于CPLD数字电子钟的设计方法,在CPLD内部规划了秒脉冲发生电路、两个60进制计数器(秒、分计数)、1个12进制计数器(时计数)。在MAX+PLUSⅡ软件中此电路得到了仿真验证。 相似文献