基于小数分频锁相技术的S频段信号源设计

基于小数分频锁相技术,采用片内集成VCO的锁相芯片ADF4350,设计了一种应用于射频收发机本振部分的S频段频率合成器。通过单片机的逻辑控制,该信号源可实现137.5~4 400MHz频率范围内任意步进频点的合成。实测结果表明,该S频段小数分频锁相环频率合成器具有优良的相位噪声和杂散抑制,以及较高频率分辨率。     

基于ADF4106的本振源的设计与实现

本文介绍锁相环频率合成器基本原理,给出了一种用锁相环频率合成器（ADF4106）设计的本振源实现方案,并且分析了系统的相位噪声和杂散性能,最后给出了测试结果。     

锁相式雷达频率合成器的相位噪声分析

本文详细分析混频锁相式雷达频率合成器的各组成部分的相位噪声情况,从中得出了各环节的相位噪声对输出相位噪声的影响,并给出了系统输出的总相位噪声表达式。     

基于多相位量化噪声抑制的分数频率合成器的实现

为抑制Σ-△调制器量化噪声对分数频率合成器输出噪声的影响,提出一种基于多相位分数分频器的频率合成器结构. 该结构可以避免毛刺并且主要电路模块不需要工作在高频,从而相应节省了功耗,同时分频器的输入可以不需要50%的占空比. 通过对比发现,对于环路带宽为1 MHz的宽带情况下的Σ-△分数频率合成器,多相位分频器技术可以减小频率合成器输出频谱的相位噪声达12 dB. 该频率合成器使用UMC 0.18 μm CMOS工艺实现,仿真结果证明它可以满足DVB-H系统协议指标要求.      

C波段数字锁相频率合成器的设计

介绍了一种C波段频率源的设计和实现方法.采用数字锁相环技术实现了C波段锁相频率合成器,其输出频率为6.4 GHz,功率大于10 dBm,相位噪声优于-74.1 dBc/Hz@1kHz.该频率合成器满足设计目标,可用广泛用于各种通信和测试设备中.     

MSI小数分频频率合成器的研制

本文介绍一种新型的MSI小数分频频率合成器。它采用最新的计数控制逻辑电路组成基本的数字频率合成器。然后插入小数分频新技术,使程序分频器分频比的小数位可扩展到任意多的位数,得到任意小的输出频率间隔。从而解决了单环数字频率合成器中高的鉴相频率和小的频率间隔之间的矛盾。本文讨论了相位噪声,从理论和实践都证明了小数分频的方案能提高边带抑制比和降低输出相位噪声。最后给出了实验结果。     

应用于调制域分析仪的2.5GHz频率合成器设计

针对调制域分析仪时基信号源的要求,设计了2.5G电荷泵锁相频率合成器,文中对其输出相位噪声进行了分析,讨论了低相噪条件下环路滤波器的设计方法和元件参数的选择并介绍了电磁兼容性的重要性和实施方法.所研制的频率合成器具有体积小、功耗低、稳定性高、输出相位噪声小等优点.     

L,S波段宽频带、低相噪混频锁相频率合成器

分析了宽频带、低相噪锁相频率合成器的设计方法,并给出宽频带、低相噪频率合成器的设计方案.采用分段混频分频PLL频率合成器,实现了基于大规模锁相集成芯片Q3236的宽带锁相频率合成器.其输出频率为1 000～2 160 MHz,频率步进20 MHz,相位噪声优于-98 dB/Hz(偏离载频1 kHz处),杂散抑制优于60 dB,输出功率Pm＞8 dB.测试结果表明,该设计有效地扩展了信号带宽,达到了极低的相位噪声.     

基于ΣΔ调制的频率合成器及其性能

ΣΔ模数变换器使用内部１位量化器就能提供较高分辨率的输出。将ΣΔ调制技术应用于频率合成器中，能较好地提高频率合成器的频率覆盖范围、相位噪声及频率分辨率。定量地分析了ΣΔ调制频率合成器的性能，给出了实现方法。     

微波脉锁环频率合成器相位噪声分析

本文在详细地分析微波脉锁环频率合成器的相位噪声的基础上,否定了一般认为这种合成器相位噪声大的观点,指出了它可以优于微波模拟环和微波模拟数字环合成器,并且由于它结构简单、成本低,所以是一种有前途的频率合成器.     

一种宽频带捷变频雷达频率合成器

应用大规模集成数字锁相环芯片，高性能晶振源，频率数字快捷电路，经过相位噪声分析和合成器优化设计，研制成功了具有工作频率高，输出频带宽，频率捷变快，相位噪声低，功率大，杂散低，抗干扰能力强和体积小的捷变频雷达频率合成器，满足了新一代雷达的要求。     

L波段FH频率合成器的设计与实现

设计具有快速频率捷变与低相位噪声性能的Ｌ波段ＦＨ频率合成器,利用ＤＡＣ电路对ＶＣＯ控制电压进行快速预置,大大缩短了频率捷变时间,优选环路分频比Ｎ值和参考分频比Ｒ值,使输出频率与Ｎ值呈非线性关系,即采用非等间隔频方式,有效降低了因环路分频分Ｎ过大的输出相位噪声,当参考源使用普通晶体时,测量结构表明：频率捷变时间〈１０μｓ,输出单边带相位噪声谱密度约为－７０ｄＢ／Ｈｚ（偏离载频１ｋＨｚ）。     

基于锁相频率合成的毫米波下变频组件的设计

本文介绍了一种基于锁相频率合成的毫米波下变频组件的设计,重点阐述了该下变频组件的组成,硬件电路和毫米波锁相频率合成器的设计。通过建立锁相环路的相位模型,对输出信号的相位噪声进行了分析,包括指标分配、方案设计和指标核算。与传统的相比,该下变频组件具有频率范围宽,变频损耗小,隔离度大,相位噪声和频率-温度稳定度好等特点。在毫米波小信号测试方面具有很大的优势。     

高性能数字电视调谐器本振的设计与实现

在讨论数字电视调谐器本振相位噪声和分析直接数字频率合成器(DDS)原理及特点的基础上,提出了一种DDS与锁相环(PLL)混合电路用于调谐器本振的方法,可使其在所用频率点上无相位截断噪声,从而使调谐器本振的相位噪声大大改善,最后通过实验证明了这种方法的有效性.     

一种双环锁相频率合成器的研究

频率合成器对现代雷达性能有着重要的影响,文章介绍了一种S波段数字锁相频率合成器的实现,该合成器采用了主辅环双环锁相设计,降低了环路等效分频系数,有效解决了合成器相位噪声、频谱纯度、宽频带和微型化等综合性问题,成本低廉,综合性能优良;文章对主、辅环路相位噪声进行了分析、计算;最后给出了研究结果.该合成器已应用于现代多普勒雷达系统.     

一种测速测距频率合成器的设计

为了解决传统单频连续波只能测量车辆速度,不能测量车辆的距离的问题,给出了一种测速测距的频率合成器的设计方法。针对传统的调制连续波进行分析,采用小数N锁相器ADF4159设计了扫频频率合成器,输出频率范围为24GHz~24.2GHz的宽带频率信号。重点介绍元器件的选择和锁相电路的设计,并用ADIsim PLL软件进行频率合成器的优化。仿真结果验证了电路的可行性。     

内插法数字式频率合成器

内播法数字式频率合成器是改善频率合成器性能指标的一种改进方案。文中重点说明了内插法数字式频率合成器组成方式,环路计算,相位噪声分析。理论计算与实际测量大体相符。内插法数字式频率合成器是高中频全波段单边带接收机的频率源部分。它的性能指标优于三环数字式频率合成器,电路简单,制造容易,经与接收机信道部分联试证明,内插法数字式频率合成器性能良好。     

MB1504集成锁相频率合成器

介绍了一种片内带有520 MHz高速双模前置分频器的集成锁相频率合成器芯片MB1504系列的应用方法和构成频率合成器的设计原理,以及如何实现满足要求的低相位噪声、低功耗、高可靠性的频率综合器.     

MB1504集成锁相频率合成器

介绍了一种片内带有520MHz高速双模前置分频器的集成锁相频率合成器芯片MB1504系列的应用方法和构成频率合成器的设计原理，以及如何实现满足要求的低相位噪声、低功耗、高可靠性的频率综合器．     

一种应用于射频接收机的电流舵电荷泵设计

电荷泵锁相环(charge pump phase-locked loop, CPPLL)作为频率合成器(frequency synthesizer, FS),广泛应用于接收机中来提供低杂散、低噪声、高频谱纯度的本振(local oscillator, LO)信号。电荷泵(charge pump, CP)作为关键模块之一,其存在的非理想效应以及失配会带来更高相位噪声影响锁相环(phase-locked loop, PLL)频率综合器输出本振的频谱纯度。基于台积电(Taiwan semiconductor manufacturing company,TSMC ) 0.18 μm CMOS工艺,采用电流舵电荷泵结构并加入泄漏电流模块设计了一款低电流失配率、低相位噪声的电荷泵电路,较好地克服了传统电荷泵所存在的非理想效应,使整个电荷泵电路的相位噪声保持在较低的水平。利用Cadence Spectre对电荷泵的整体性能进行仿真。仿真结果表明,供电电压为1.8 V时,电荷泵电流为31.71 μA,最大相位噪声为-230 dBc/Hz,在0.4~1.4 V输出电压范围内最大电流失配率仅有0.22%。