一种时间优化的NoC低功耗测试调度方法

基于NoC重用的测试方法由于受到channel等资源的限制,测试调度问题变的非常复杂.为此提出了一种测试调度方法,综合考虑时间和功耗因素,在所有核并行测试时间最短的前提下,选取总体测试代价最小的I/O端1:2位置和IP核调度顺序.实验结果表明,本方案有效地降低了NoC的总体测试时间和功耗,提高了并行测试效率.     

性能约束下功耗感知的电压频率岛NoC映射

针对支持电压频率岛(VFIs)的片上网络(NoC)功耗优化问题,定义了性能约束的功耗感知NoC映射问题,并提出一种基于遗传、蚂蚁算法融合的优化方法.通过在映射过程中同时考虑计算功耗、VFIs开销功耗及通信功耗,提高了算法的优化能力,降低了系统的总体功耗;通过将遗传算法与蚂蚁算法融合,利用遗传算法的快速搜索能力、蚂蚁算法精确优化能力,使优化算法兼顾了收敛速度和优化效果.实验结果表明:本算法在满足NoC性能要求的前提下,可显著降低VFIs NoC的功耗;具有收敛速度快,优化精度好的特点,适用于求解大规模NoC映射问题.     

基于调和距离量子多目标进化算法的NoC测试规划优化

如何实现测试时间和测试功耗协同优化是目前片上网络(Network-on-Chip,NoC)测试中亟待解决的问题.提出一种基于调和距离量子多目标进化算法(Harmonic distance quantum-inspired multiobjective evolutionary algorithm,HQMEA)的NoC测试规划优化方法.采用重用NoC作为测试存取机制(Test access mechanism,TAM)的并行测试方法,对NoC中的内核进行测试,节省测试资源,提高测试效率.提出的算法在量子多目标进化算法(Quantum-inspired multiobjective evolutionary algorithm,QMEA)的基础上,采用多进制概率角编码替代二进制概率幅编码,更好的适应NoC测试规划问题;采用调和距离替代拥挤距离(Crowding distance)能更好的衡量拥挤程度;采用混沌策略动态更新旋转角,能很好地兼顾了算法的探索和发掘能力.在ITC’02test benchmarks测试集上进行对比实验,结果表明相比量子多目标进化算法,提出的算法不仅提升了算法的收敛性,而且保证了Pareto解集良好的分布性.     

可测试性设计中的功耗优化技术

降低测试期间的功耗是当前学术界和工业界新出现的一个研究领域。在可测试性设计中进行功耗优化的主要原因是数字系统在测试方式的功耗比在系统正常工作方式高很多。测试期间功耗引发成本增加，可靠性降低，成品率下降。首先介绍低功耗测试技术中的基本概念和功耗建模方法，分析测试过程中功耗升高的原因，对已有的几种主要的降低测试功耗方法进行详细分析，最后给出一种高性能微处理器的真速低功耗测试方法。     

一种基于改进RAS架构的SOC测试方法

为了同时解决目前SOC测试工作中面临的测试数据量、测试功耗、测试时间三方面的难题,提出一种基于random access scan架构的SOC测试方法.该方法通过改进扫描单元的结构,减少了硬件开销,同时利用列地址信号来控制测试过程,减少测试数据量和测试时间.在ISCAS'89基准电路上进行的实验表明,该方法与传统的串行扫描技术相比,平均数据压缩率可以达到55%,测试速度提升2倍以上,同时,其测试的平均功耗几乎可以忽略不计.     

基于随机访问扫描的低功耗确定性测试方案

大规模高密度的集成电路在测试中面临着测试数据量大、测试时间长和测试功耗高的问题.为此提出了一种基于随机访问扫描(random access scan,RAS)的混合模式测试体系结构,该测试方法先通过自动测试模式生成一个确定测试集,再将确定测试集嵌入片上生成的测试序列中进行确定性测试.测试分两个阶段进行,第一阶段利用块固定折叠计数器生成的具有块固定特征的测试模式序列,测试电路中的大部分故障;第二阶段,通过位跳变方法生成确定测试模式,测试剩余的难测故障.在ISCAS-89基准电路上的实验结果表明,该方案不仅减少了测试存储量和测试时间,而且有效地降低了测试功耗.     

3DSoC的多频测试架构设计

随着芯片集成度的提高,三维片上系统（three-dimensionalSystemonChip,3DSoC）是集成电路发展的必然趋势,其中可测性设计成为研究的重点．为了降低测试代价,提出一种符合工业实际的多频测试架构及适用于该架构的测试算法,并结合功耗对测试架构进行了仿真实验．实验结果表明,与传统的SoC相比,在同样TAM测试数据位宽数限制下,多频架构的3DSoC测试时间更短,测试代价更小．     

片上网络路由算法的性能研究

在Turn Model模型的基础上,分析基于2DMesh结构的路由算法的性能.通过片上网络（NoC）模拟仿真实验平台NIRGAM,仿真路由算法在片上网络的延时性能.通过对路由算法影响功耗的综合分析,提出XY-YX路由算法是延时和低功耗性能表现都良好的NoC路由算法.     

基于三维Mesh片上网络的双链路互连架构

片上网络(network on chip,NoC)作为一种全新的片上互连通信架构,面积受限,却具有丰富的线资源。而且,三维片上网络的层间互连线很短,同时提供了在第三维度上的互连扩展性。根据这些特性,该文提出了一种基于三维Mesh片上网络的双链路互连架构。在垂直方向上,该架构采用双链路互连,使其通信带宽加倍;而且,跨层连接的垂直链路降低了消息传输的路由跳数。这些都带来网络平均延时的降低和最大吞吐量的提高,却仅仅增加一些控制逻辑电路。仿真结果验证了理论分析。与传统的单链路架构相比,该架构以较小的面积开销换取了较大的性能提高。     

采用集簇方法的片上网络动态映射算法

针对片上网络(NoC)传统一一对应映射关系造成的资源节点利用率不高和通信功耗大等缺陷进行了改进,提出了一种采用集簇方法的NoC动态映射算法(DMA)。首先利用分枝界定算法完成通信量大且相连任务节点的集簇,减小了任务图通信总量;然后在此基础上借助自适应粒子群算法完成最优映射结果的获取;最后利用动态迁移策略对最优映射结果中单独占用资源节点的任务节点进行集簇。仿真实验表明,与随机映射、动态螺旋映射算法和最优邻居算法相比,DMA算法的通信功耗分别下降了73.93%、46.37%和14.55%,NoC面积占用率分别下降了50%、50%和33.3%。