EDA技术在数字集成电路设计中的应用（上）——数字集成电路的发展以及与EDA技术的关系

本文从当前数字集成电路的发展现状出发,阐述了引领当前数字集成电路快速向前发展的前沿技术:PLD技术、SoC技术和IP复用技术,简述了此三项技术之间的关系。从EDA技术的发展过程出发,分析了EDA技术的内涵、发展规律及其所面临的挑战和机遇,并深入剖析了EDA技术与当前数字集成电路设计的相互关系和结合方法。演示了EDA技术运用于数字集成电路设计中的应用实例。最终揭示了当前数字集成电路设计中摩尔定律的维持已经离不开EDA技术的辅助,同时EDA技术的发展又是以数字集成电路的设计应用为依托,而其直接结果将会缩短从概念到产品的距离。     

SoC的可测试性设计技术

基于可复用的嵌入式IP（intellectual property)模块的系统级芯片（SoC)设计方法使测试面临新的挑战，需要研究开发新的测试方法和策略，结合系统级芯片的可测试性设计技术所面临的技术难点。详细介绍了当前系统级芯片的可测试性设计技术，分析了各种系统级芯片的可测试性设计技术的特点及其优缺点，着重讨论了国际工业界内针对系统级芯片测试的方案；IEEEP1500和虚拟插座接口联盟（VSIA）测试访问结构。     

基于平台的SoC设计技术研究

文章分析了平台的概念及基于平台的SoC的设计流程,重点讨论了平台的构建方法及基于平台的产品开发过程中的2个关键问题,即IP(Intellectual Property)集成方法和参数化总线桥的设计,为构建平台库及顺利利用平台进行SoC产品开发积累了一定的经验。     

基于平台的系统级芯片设计方法

介绍了系统设计方法和基于平台的SoC设计，描述了基于模块和系统统的IP复用设计方法，讨论了硬件和软件的协同设计以及系统芯片设计发展中所需要改进的关键问题并展望了未来的研究方向。     

一种异构双核系统芯片平台设计与实现

提出了一种基于CKCore RISC处理器和Spock DSP处理器的异构双核系统芯片平台(GEM-SoC).该平台通过提供可配的功能IP模块和灵活完善的软硬件架构,使得异构双核SoC设计更为准确高效.实验证明,GEM-SoC平台可以有效地加快Ogg解码应用的双核软件程序设计开发.原型芯片在37.68 MHz时钟频率时运行,即可实现实时Ogg音频解码播放,具有较好的功耗性能比.     

八位RISC微控制器IP核的设计研究

分析了RISC系统结构、指令系统和系统时序,对精简指令集MCU IP核进行了顶层功能和结构的定义与划分,建立了一个可行有效的RISC MCUIP核模型,并且采用IP核重用技术对各个模块进行了设计描述。通过利用多种EDA工具可以对整个系统进行了仿真验证,结果表明：所设计的MCU IP核能够准确无误的执行所有指令,并且达到了PIC16C5系列MCU的性能要求。     

SoC功率管理及其在TD-SCDMA终端基带芯片设计中的应用

介绍了在SoC设计中应用到的功率管理技术。探讨了在电压岛设计中涉及到的几个难点重点问题。结合TD-SCDMA终端基带芯片设计,分析了在电压岛设计各个步骤与普通设计相比需要的改进。在EDA工具的帮助下,该芯片有效地降低了功耗,同时附带减小面积,这为SoC低功耗提供有益的参考。     

三种SoC片上总线的分析与比较

随着以IP核复用为基础的SoC设计技术的发展,工业界及研究组织正积极从事相关IP互联标准方案的制定工作。本文介绍了目前SoC设计中常用的三种片上总线标准,即IBM公司的CoreConnect总线、ARM公司的AMBA总线和OCP—IP组织的OCP总线,重点分析和比较了它们的特性,并针对它们不同的特点,阐述其合适的应用领域。     

SoC功率管理及其在TD-SCDMA终端基带芯片设计中的应用

介绍了在SoC设计中应用到的功率管理技术.探讨了在电压岛设计中涉及到的几个难点重点问题.结合TD-SCDMA终端基带芯片设计,分析了在电压岛设计各个步骤与普通设计相比需要的改进.在EDA工具的帮助下,该芯片有效地降低了功耗,同时附带减小面积,这为SoC低功耗提供有益的参考.     

基于九天EDA系统的集成电路版图设计

文章介绍了基于中国华大九天EDA系统平台的集成电路版图设计流程，并给出了集成电路版图布局、单元配置和布线的一些原则。实践证明九天EDA系统是教学、科研和商业用芯片理想的版图设计工具。     

专用SoC仿真系统的研究与实现

随着微电子技术的日新月异,专用SoC的应用越来越广,快速完成专用SoC的应用软件成为一个很大的问题。在PC机上仿真专用SoC是解决这个问题的方法之一。结合仿真软件的开发过程,阐述了在PC机上实现专用SoC的指令、中断、内存、时钟、FLASH、LCD等硬件的仿真思想和方法。系统地描述了仿真系统的体系架构、开发原理、总体设计、详细设计等内容,并且完成了一款专用SoC的仿真。     

An AP SoC for a unified architecture

An instruction level parallel computing paradigm and a unified architecture for an array processor (AP) on a chip (SoC) are presented in this paper. Here “APU SoC” is short for “an AP SoC for the unified architecture”. The MISD/MIMD architecture for instruction level parallel computing is unified with the SIMD architecture for data level parallel computing. As a result, all the computing can be implemented on an APU SoC. The APU SoC offers the rationale of an array structure for development in current technology, yet simplicity for the hardware (chip) and software (program) parallel designs. Just as a single processor chip can replace many function module chips, the APU SoC can replace the single-core/multi-core/many-core CPU chip for TLP computing and the ASIC/ASSP/FPGA/RC device array chip for Operation Level Parallel computing.     

基于SoC的GNSS接收机多系统兼容技术研究

分析了GPS,GLONASS,BD,Galileo多系统兼容的意义、可行性和关键问题,提出了基于SoC的GNSS接收机多系统兼容方法,通过中频采样技术、扩展时频二维展开的微弱信号快速捕获技术及基于存储码技术的相关通道、基于SoC的信号处理等方法,解决多系统在采样、捕获、跟踪、处理等方面的兼容问题;前端配备兼容型天线和射频,实现了多卫星导航系统兼容;并给出了基于SoC的GNSS接收机多系统兼容的实现结构及处理流程,搭建验证系统,实现了对各导航信号的兼容跟踪.     

基于UWB无线定位的汽车防撞系统设计

汽车测速、测距的防撞预警可有效避免交通事故的发生。介绍了测速、测距原理,在此基础上论述了基于系统及芯片(system on a chip,SoC)的汽车防撞系统,提出了一种应用SoC芯片和超宽带(ultra wide band,UWB)无线定位技术的汽车防撞系统方案,研究了系统中关键功能模块UWB模块和SoC信号处理模块的实现和软件处理流程。结果表明,该方案可对行驶中的汽车与汽车以及汽车与其他障碍物之间的距离进行实时监测,在距离较近时能准确及时地判断并采取合理的处理措施,避免碰撞的发生,保障行车安全。     

基于PSoC的触摸感应控制器设计与实现

针对机械式控制器设计与应用的局限性,采用PSoC（片上系统）作为处理器,开发了一种新型的触摸感应控制器。该系统应用CSD原理,以及独特的设计方法改善了触摸感应控制器设计的灵活性和开发周期,利用I2C-USB Bridge实时调试提高了感应控制器设计的可靠性。调试结果表明,该控制器运行稳定可靠,具有一定的实用性和推广价值。     

3DSoC的多频测试架构设计

随着芯片集成度的提高,三维片上系统（three-dimensionalSystemonChip,3DSoC）是集成电路发展的必然趋势,其中可测性设计成为研究的重点．为了降低测试代价,提出一种符合工业实际的多频测试架构及适用于该架构的测试算法,并结合功耗对测试架构进行了仿真实验．实验结果表明,与传统的SoC相比,在同样TAM测试数据位宽数限制下,多频架构的3DSoC测试时间更短,测试代价更小．     

8位600MS/s CMOS超高速并行模数转换器的仿真分析与设计

描述了一个高速并行(Flash ADC)模数转换器的仿真分析与设计.该模数转换器运用反相器阈值电压量化技术(Threshold Inverter Quantization,TIQ)进行设计,使得使用普通CMOS数字工艺也可获得很高的采样速度.在文中,一个使用TSMC0.25μm工艺的8位TIQ CMOS并行模数转换器被设计出来并加以仿真分析.该模数转换器采样速度可达600MS/s,工作电压为2.5V时功耗约为154.506mW,占用的面积约为0.2mm2.特别适用于高速低电压SoC电路的设计.