新型串行融合Reed-Solomon码译码器设计

针对流水线结构融合里德-所罗门(Reed-Solomon,RS)码译码器时序中存在大量空闲等待时间的问题,提出了一种新型串行融合RS码译码器架构。为消除流水线阶段中的空闲等待时间,将译码器时序调整为串行结构;通过译码子模块电路复用设计了一种分时实现不同模块功能、可同时适用于随机错误译码与单段突发错误译码的mSPCF模块;提出基于mSPCF模块的串行融合RS码译码器架构,并对译码器进行了延时分析,在SMIC 0.13μm CMOS工艺库下对译码器进行了电路逻辑综合。仿真结果表明:与流水线结构融合译码器相比,所提译码器可减少约9.4%的硬件资源消耗,在信噪比6.2～7.4dB范围内发生译码随机错误和单段突发错误时,平均译码延时可分别降低约73.45%和45.65%,吞吐率分别提升约236.76%和64.49%,证明该译码器具有更优异的性能。     

高性能的图像无损压缩知识产权核设计

为了解决海量图像数据对存储介质和有限的带宽造成的巨大压力,提出了高性能的图像无损压缩知识产权(IP)核,给出了相应的超大规模集成电路(VLSI)架构。通过对图像预处理模块进行兼容性优化,使其可以灵活处理多种规格的图像;优化离散小波变换(DWT)模块,提出了单加法器延时结构,使离散小波变换模块的最高工作频率达274MHz;IP核整体架构采用串并复用流水线设计思路,图像预处理和离散小波变换模块串行处理数据,算术编码和位平面编码模块并行处理数据,IP核内的所有模块均采用流水线设计方法,最终大幅提升IP核的吞吐率。实验结果表明,设计的IP核可直接接收光电耦合器件(CCD)相机的图像数据完成无损压缩并输出码流,该IP核在Xilinx Kintex-7KC705开发板上实现,最高工作频率达171 MHz,最大吞吐率达1 472 Mb/s,与现有图像无损压缩VLSI编码器相比,最高工作频率提升16%以上,最大吞吐率提升25%以上。     

高吞吐率可配置FFT处理器IP核的设计与VLSI实现

针对一种新型的OFDM系统算法,设计了一款具有高吞吐率可配置的FFT处理器IP核.在现有算法的基础上,提出了一种优化的设计架构,并对各个功能模块特别是存储单元、复数乘法器和控制逻辑进行了优化设计.通过基于Verilog HDL的参数化模块设计和模块复用技术,最大限度地提高数据吞吐率,实现了FFT处理器点数的可配置功能.Vertex-Ⅱ Pro FPGA验证结果表明,对于256点定点16位符号数复数FFT运算,该FFT处理器最高工作频率为106 MHz,系统数据吞吐率达到了51.3 MS/s,延时仅为255个时钟周期.     

延时电路的VHDL设计

VHDL语言现在已经成功地应用于硬件电路设计的模拟验证和综合优化等方面.本文首先采用了VHDL语言设计电路时采取的自顶向下的设计方法设计了数字电路经常用到的延时电路;而且以具体的延时电路设计分析了设计中所遇到的问题,并给出了解决方案.     

基于有限状态机的硬件木马设计和插入

针对集成电路设计和制造中存在的硬件木马问题, 提出一种新的模型来提高木马检测能力。该模型基于有限状态机, 比组合电路型木马难于触发和检测。同时, 木马电路插入位置的选择也可以有效规避路径延时检测方法。实验选择ISCAS’89基准电路中的S349作为目标电路, 对功能和延时信息进行仿真。实验结果表明, 这种类型的木马难于激活, 并且选择合适的插入位置可以有效隐藏延时信息。     

模式可配置的NAND Flash纠错系统设计与实现

针对NAND flash存储器设计一种模式可配置的纠错系统的电路结构,该结构可以预防错误位数大于设计纠错位数的情况发生.提出一种高速并行BCH编译码的电路设计方法,并导出一种无需有限域求逆运算的BM迭代算法的硬件实现方法.通过复用编码算法电路与译码算法电路,同时结合流水线技术与乒乓操作技术,实现以较小的硬件资源开销提高纠错系统性能.该纠错系统电路在EP4CE15E22C8系列FPGA芯片上实现,并进行测试分析.测试结果表明:在相同的系统工作频率下,该纠错系统电路的数据吞吐率是传统串行纠错电路的8倍,而硬件资源开销只增加l倍;与传统的NAND flash纠错电路相比,该纠错电路结构相对独立,可移植性强,可满足多种应用场合的需要.     

延时误差对光控相控阵天线性能影响的研究

针对光控相控阵天线中光延时链路的延时误差问题,从子阵划分角度建立了一维均匀线阵最大波束偏移角的简化解析模型,分析结果表明延时误差最大允许值与波束目标指向角、阵元数无关,随工作频率的增大而减小.     

基于微波光子学的宽带大延时射频信号传输系统研究

文章针对宽带大延时射频信号传输系统进行相关研究,详细说明了宽带大延时射频信号在传输过程中遇到的问题,重点设计了基于电域混频模式的主动式稳相传输方案,研制了一套62 km宽带大延时射频信号传输系统,具有300μs的延时量。同时采用主动式稳相技术,链路的时延稳定性达到≤6°/s,工作频率覆盖Ku频段,具有很好的工程应用前景。     

一种全数字延时触发器设计

传统的单稳延时电路需外接RC支路,故精度不高,稳定性差,预置不直观。与之相比,全数字化设计的触发器采用时钟计数与预设值较容易实现延时,准确性、稳定性大大提高。延时范围与时钟频率有关,亦随计数器位数增加而增加,最高分辨率由器件响应速度确定,定时精度与时钟步长有关。由于采用数字比较方法,可实现不同量程（μs~数10s）切换。该设计可用于要求较高的实验场合。     

一种基于混合频率的微处理器设计方法

为了在微处理器结构优化的同时保持合理的硬件开销,提出了一种混合频率策略.它允许流水线模块根据各自逻辑复杂度选择不同的工作频率;通过提高简单模块的工作频率,并增加复杂模块的并行度,以实现流水线的指令吞吐率的优化.实验表明,相比商业化的处理器,该策略下的超标量结构在保持电路和功耗开销的同时,指令吞吐率平均有23%的提高.     

Probabilistic Delay Fault Model for DVFS Circuits

Decreasing the power supply voltage in dynamic voltage frequency scaling to save power consumption may introduce extra delays in CMOS circuits, which may cause errors. This paper presents the probabilistic delay fault model (PDFM), which describes the probability of an error occurring as a function of the power supply voltage and the clock period in synchronous CMOS circuits. In a wide range of applications (graphic, video, digital filtering, etc.), errors occurring with low probability and not remaining for a long time are acceptable. For combinational circuits which have long critical paths with low probability of excitation, a performance increase is achieved with a certain rate of errors determined by the PDFM compared with the traditional design which considers the worst case. The PDFM applied to array multipliers and ripple carry adders shows the agreement of the predicted probabilities with simulated delay histograms to support the practicality of using the PDFM to select power supply voltage and clock period in dynamic voltage frequency scaling circuits with tolerable error rates.     

组合电路中延迟故障的功能测试生成

提出一种用于测试组合电路中延迟故障的新功能故障模型,讨论该模型的功能测试生成,实验表明,这种功能测试集具有实现低路径延迟故障覆盖范围的功能。     

用于288×4读出电路中的高效率模拟电荷延迟线

提出了一种带时间延迟积分功能的高性能CMOS读出电路芯片适用的高效率电荷延迟线结构。基于该结构,设计了一款288×4规格焦平面阵列组件适用的CMOS读出电路芯片,并已完成流片、测试。该芯片包括4个视频输出端,每个端口的像元输出频率为4～5MHz（如用于实现384×288规模的成像,帧频可达160Hz）。测试结果表明这款芯片具有高动态范围（大于78dB）、高线性度（大于995%）、高均匀性（大于968%）等特征。     

广义相关时延估计算法的自适应实现形式

认为广义相关时延估计算法的缺陷是依赖对输入信号及噪声先验知识 ,特别是对其功率谱的了解 ,而在实际应用中 ,往往缺乏这种先验知识 ,只能以估计值来代替 ,从而影响时延估计精度 .自适应滤波器一般只需要很少或根本不需要任何关于输入信号和噪声的先验知识且性能良好 ,若用自适应滤波器替代广义相关法中的预滤波器就可放松或免除对输入信号和附加噪声的条件限制 ,提高时延估计的精度 ,广义相关时延估计算法时域中的预滤波器就是其频域中的权函数 .从理论上证明了 ,任何一个广义相关权函数 ,都能够变换成一个或几个 Roth处理器的组合形式 .实际上 ,Roth处理器就是自适应滤波器实现的、能对原始带噪信号做最优化估计的维纳滤波器 ,从而实现了自适应广义相关时延估计算法 .     

加窗LMS－ML自适应时间延迟估计

简述了最大似然时延估计的基本原理，从Ｒｏｔｈ处理器的自适应实现出发，发展了一种加窗ＬＭＳ－ＭＬ自适应时间延迟估计方法。这种方法以ＬＭＳ自适应信号处理技术为基础，利用自适应估计Ｒｏｔｈ处理器来得到幅度平方相干函数，进而实现最大似然时延估计，在自适应迭代过程中，对自适应滤波器的权矢量进行了加窗处理。理论分析和计算机仿真表明：这种方法在估计精度、收敛速度和计算复杂度诸方面均优于基本ＬＭＳ自适应时间延迟估计。     

C语言循环语句实现单片机延时函数

延时是单片机教学中最常用的概念之一,因此延时函数是单片机控制程序中的一个重要函数。分别利用while循环语句、do-while循环语句、for循环语句以及while和for循环语句组合实现t ms延时点亮一个按照一定频率闪烁的LED灯,以此为例,总结了C语言循环语句实现单片机延时函数的方法,帮助学生在掌握C语言知识的基础上,增强了对单片机延时概念的理解,提高了教学效果。     

Soft Fault Diagnosis for Analog Circuits Based on Slope Fault Feature and BP Neural Networks

Fault diagnosis is very important for development and maintenance of safe and reliable electronic circuits and systems. This paper describes an approach of soft fault diagnosis for analog circuits based on slope fault feature and back propagation neural networks (BPNN). The reported approach uses the voltage relation function between two nodes as fault features; and for linear analog circuits, the voltage relation function is a linear function, thus the slope is invariant as fault feature. Therefore, a unified fault feature for both hard fault (open or short fault) and soft fault (parametric fault) is extracted. Unlike other NN-based diagnosis methods which utilize node voltages or frequency response as fault features, the reported BPNN is trained by the extracted feature vectors, the slope features are calculated by just simulating once for each component, and the trained BPNN can achieve all the soft faults diagnosis of the component. Experiments show that our approach is promising.     

小电流接地故障选线装置的设计与研究

针对现有小电流接地故障选线装置价格昂贵,功耗大,适应电网结构能力差等问题,设计了一种以ARM为核心处理器、具有GPRS功能的故障选线装置．采用基于特征级信息融合的群体比幅比相新算法进行故障系统选线,计算出每条线路的故障度,提高了选线的准确率．仿真结果表明了该方案和算法的有效性．     

HF detecting radar and communication frequency selection system

Real time communication (RTC) frequency selecting system is used to the maximum usable frequency (MUF) between two communication points, then finds the best frequency between 0. 85 MUF and 1. 0 MUF. Determination of electric wave delay is mostly introduced, and of MUF values, the form of frequency-controlling code and relative interface circuits in the frequency selecting system are introduced in detail. Foundation item: Supported by the 863 High Technology Project of China (863-818-01-02) Biography: SHI Zhen-hua(1999-), male, Professor. Research direction, radio communication and radar system.