全数字化高速数传解调器的设计与实现

针对千兆量级高速数传信号解调器,给出一种全数字化解调方案。在FPGA中采用并行结构实现下变频、载波恢复、时钟恢复以及信道均衡。测试结果表明,该方案能有效的实现信息速率2 400 Mbps高速数传信号解调,解调损失小于2 d B。     

基于FPGA的QPSK解调器设计与实现

全数字调制解调技术具有多速率、多制式、智能性等特点,这极大的提高了通信系统的灵活性和通用性,符合未来通信技术发展的方向。采用FPGA设计芯片技术对QPSK解调器实现了设计研究,将解调器中原有多种专用芯片的功能集成在一片大规模可编程逻辑器件FPGA芯片上,实现了高度集成化、小型化。实际研究仿真表明,该方案具有突出的灵活性和高效性,为设计者提供了多种可自由选择的设计方法和工具。     

接收机射频前端电路的仿真设计

软件无线电的基本思想是构建一个通用的硬件平台,将模数转换尽可能的靠近天线,并尽量通过软件来实现无线电功能。作为软件无线电关键技术之一的射频前端技术,射频前端主要完成低噪声放大、滤波、混频等功能,实现模拟射频信号和模拟中频信号之间的转换,从而解决A/D和D/A的速率、精度等无法达到对射频模拟信号直接进行采样的问题。以直接变频结构为基础,在确定集成芯片的基础上进行了接收机射频前端电路的仿真,并对仿真结果进行了分析。     

宽带多速率解调器的设计与实现

对符号定时恢复环路、载波恢复环路算法进行了分析和仿真,提出了宽带多速率解调器的总体结构和同步的硬件实现方案. 根据QPSK信号的特点,对载波同步算法进行了简化. 对实现的解调器样机进行了性能测试和分析. 测试结果表明,该解调器可以工作在2～45MS/s符号速率下,当符号速率小于10MS/s时,中频环路的误码性能指标与理论值之差小于1dB;当符号速率大于10MS/s时,中频环路的误码性能指标与理论值之差小于1.6dB.     

网络多媒体控制系统的设计与实现

从传送数据量的角度对网络控制系统的实时性能进行了简单分析,通过采取JPEG图像处理和多线程技术,减少了网络传输时延,提高了网络控制系统的实时性能,设计出基于TCP/IP网络的控制系统,既方便使用,又最大程度的保证了控制系统的稳定性和高效性.     

基于以太网的PCM解调器的设计与实现

介绍了一种基于以太网PCM帧同步及数据合并解调器的设计与实现,选用Realtek公司生产的RTL8019AS以太网控制器作为接口芯片和Altera公司的FPGA作为控制器完成硬件设计,选择和裁剪TCP/IP协议并基于VHDL语言完成软件设计.该设计主要完成遥测接收系统中字帧的同步以及时统的建立,并通过以太网接口将数据存储到计算机中进行实时显示和事后处理.     

GPS定位数传系统的设计与实现

针对一台GPS接收机对移动目标的定位问题,介绍了定位数据的传输方法及设计方案,并就系统的组成给出了各部分硬件及软件的具体实现方法,多次的试验结果表明该系统设计合理,数据传输时延小,定位精度满足系统指标要求。     

基于MATLAB数字调制与解调的设计与仿真实现

本文首先分析了数字调制系统的几种基本调制与解调方法,并运用MATLAB软件对数字调制方式2ASK、2FSK、2PSK进行了编程仿真实现,然后对比了这三种调制方式的频带宽度、抗噪声性能和误码率,进而比较他们的性能。     

基MATLAB数字调制与解调的设计与仿真实现

本文首先分析了数字调制系统的几种基本调制与解调方法,并运用MATLAB软件对数字调制方式2ASK、2FSK、2PSK进行了编程仿真实现,然后对比了这三种调制方式的频带宽度、抗噪声性能和误码率,进而比较他们的性能。     

基于FPGA并行加速的脉冲神经网络在线学习硬件结构的设计与实现

当前，基于数字电路的脉冲神经网络硬件设计，在学习功能方面的突触并行性不高，导致硬件整体延时较大，在一定程度上限制了脉冲神经网络模型在线学习的速度。针对上述问题，文中提出了一种基于FPGA并行加速的高效脉冲神经网络在线学习硬件结构，通过神经元和突触的双并行设计对模型的训练与推理过程进行加速。首先，设计具有并行脉冲传递功能和并行脉冲时间依赖可塑性学习功能的突触结构；然后，搭建输入编码层和赢家通吃结构的学习层，并优化赢家通吃网络的侧向抑制的实现，形成规模为784～400的脉冲神经网络模型。实验结果表明：在MNIST数据集上，使用该硬件结构的脉冲神经网络模型训练一幅图像需要的时间为1.61 ms、能耗约为3.18 mJ，推理一幅图像需要的时间为1.19 ms、能耗约为2.37 mJ，识别MNIST测试集样本的准确率可达87.51%；在文中设计的硬件框架下，突触并行结构能使训练速度提升38%以上，硬件能耗降低约24.1%，有助于促进边缘智能计算设备及技术的发展。     

高性能计算集群系统的设计和实现

主要论述了运用Oscar 2.3.1集群管理软件设计和搭建基于LinuxRedhat9.0的高性能计算集群系统的过程,并以支持集群并行计算的VASP包为例,通过对8个原子的立方结构C超原胞、64个原子的立方结构C超原胞和18个原子的六方结构ZnO超原胞的自洽计算,验证集群系统在计算性能上的优越性,同时提出了进一步提高集群性能的方案,以满足大型的科学计算和数值模拟.     

2.4 GHz短距无线通信系统射频模块的设计

主要介绍一种工作在2.4～2.5 GHz ISM频段的短距离无线通信收发信机射频前端模块.该模块由低噪声放大器(LNA)、上/下变频器、锁相环(PLL)频率合成器以及射频/中频滤波器等构成,并集成在一块97 mm×66 mm的PCB板上.文中在理论分析和仿真基础上对射频前端电路进行了设计和研制.发射通道输出信号频谱和接收通道解调信号的测试结果表明,该射频模块可应用于蓝牙或IEEE802.11b无线局域网等短距离无线通信系统.     

基于VME总线SHARC并行处理系统的设计与实现

研究基于ＶＭＥ总线ＳＨＡＲＣ并行处理系统的设计与实现。系统采用ＳＨＡＲＣ处理器的ＬＩＮＫ口组成网状进行处理结构;ＶＭＥ总线接口采用芯片ＶＩＣ６４和ＥＰＬＤ实现,信号互连采用传输线结构,用适当的端接技术与合理的布局抑制信号反射和串扰,并进行了信号完整性分析和仿真。     

双频金属探测系统解调电路的设计

双频金属探测系统中存在解调电路,该电路需要先通过带通滤波,把其中得到的高频信号、低频信号分开,然后再对它们分别做相敏检波,信号中的相位和幅值便可转为另一种不同的信号电压。为了用于金属探测器的信号解调,研究设计了一种数字四通道锁相放大电路。     

2．4GHz波段微带发夹型带通滤波器设计与馈电研究

介绍了微带发夹型带通滤波器的基本原理,基于ADS软件设计了微带发夹型带通滤波器,实测与仿真结果吻合较好,中心频率为2．4GHz,相对带宽大于5％,适用于短距离无线通信频段。研究了微带发夹型带通滤波器直接馈电的3种形式对S参数仿真结果的影响,均匀阻抗馈电、高低阻抗馈电、阻抗渐变馈电3种形式的馈电的仿真结果都满足设计要求,采用高低阻抗、渐变阻抗馈电的S参数仿真结果大体一致,略优于均匀阻抗馈电。设计的微带发卡带通滤波器具有设计简单、结构紧凑、插损较小的优点,可用于短距离无线通信。     

基于WEB的电路虚拟实验室的设计与实现

基于WEB的网络虚拟实验室是一种重要的教学资源,论文中分析了一个基于WEB的电路虚拟实验室平台的设计和实现过程,用户在该虚拟平台上可以采用拖曳等全交互的操作方式,可方便地完成全部中学电路的虚拟实验.     

GPS双频M码接收机射频前端 设计与实现

介绍了GPS信号体制、新型军用M码的产生方式及其特点,并将新型M码信号与传统GPS信号做了对比。采用超外差式结构分离元器件方案完成了系统的设计并给出了组成原理框图。然后对原理框图中每一个功能单元的电路实现进行了设计,合理选择了低噪声放大器、功分器、射频滤波器、射频放大器、混频器、本振发生器、中频滤波器、中频放大器、数控衰减器、末级放大器等,根据选择的器件完成了原理图以及PCB设计,并为系统设计了屏蔽盒。最后对系统相应的指标进行了测试,测试结果表明该射频前端达到了要求的技术指标。     

10 GHz低相噪扩频时钟发生器的设计与实现

基于55nm CMOS工艺设计并制造了一款小数分频锁相环低相噪10GHz扩频时钟发生器(SSCG).该SSCG采用带有开关电容阵列的压控振荡器实现宽频和低增益,利用3阶MASHΔΣ调制技术对电路噪声整形降低带内噪声,使用三角波调制改变分频系数使扩频时钟达到5 000×10~(-6).测试结果表明:时钟发生器的中心工作频率为10GHz,扩频模式下峰值降落达到16.46dB;在1 MHz频偏处的相位噪声为-106.93dBc/Hz.芯片面积为0.7mm×0.7mm,采用1.2V的电源供电,核心电路功耗为17.4mW.     

课程设计题库的结构与实现

课程设计题库系统ＫＣＳＪＳ，旨在提高学生主动获取知识、应用知识和解决实际问题的能力。这是一个面向各个专业的开放式自选型系统，说明了其设计思想和动作原理。