构造SoC级透明路径的0-1规划方法

为解决如何以低面积开销为系统芯片(SoC)构建透明路径测试访问机制从而有效进行测试复用的问题,提出了SoC级透明路径构建方法,将透明路径构建问题转化为0-1规划问题,同时考虑测试调度,以缩短测试加载时间和减小面积开销为优化目标,利用IP模块内部的透明路径和模块间互连关系为每个待测模块构建测试访问通路。实验结果表明:该透明路径构建方法的面积开销比Ghosh方法降低50%,测试加载时间比Yoneda方法大大缩短,验证了该方法的有效性。     

片上系统中外部存储控制器的设计与优化

针对片上系统(System on Chip,SoC)中多主设备、多猝发操作的访问特点,提出并实现了一种新的片内总线访问外部存储器的结构,并对核心模块的设计与优化进行了分析.该结构通过分割传输方式使内部总线平均利用率提高了29%~34%;并且,通过对SDRAM控制模式的动态切换有效地降低了外存读写延迟和功耗.     

SOC测试调度控制器设计

在对SOC测试时,SOC测试结构的核心部分是测试访问机制(TAM)和测试调度控制器.文中设计了一种新颖的基于测试总线的SOC测试调度控制器.用户通过上位机给控制器发出指令,使IP核处于不同的测试模式,提高了测试的灵活性.控制器可以通过对测试总线的配置实现多个IP核的并行测试,大大缩短测试时间.实验结果表明,该方案设计合理,可以高效地完成IP核的测试任务.     

一种基于改进RAS架构的SOC测试方法

为了同时解决目前SOC测试工作中面临的测试数据量、测试功耗、测试时间三方面的难题,提出一种基于random access scan架构的SOC测试方法.该方法通过改进扫描单元的结构,减少了硬件开销,同时利用列地址信号来控制测试过程,减少测试数据量和测试时间.在ISCAS'89基准电路上进行的实验表明,该方法与传统的串行扫描技术相比,平均数据压缩率可以达到55%,测试速度提升2倍以上,同时,其测试的平均功耗几乎可以忽略不计.     

光纤通道的高速低延迟RDMA协议研究

提出了一种FC-AE-RDMA(光纤通道-航空电子环境-远程直接内存访问)协议的实现方法,采用内存区域作为目标端设备以缩短I/O访问路径,同时取消写操作中的流量控制信息单元以减少延迟时间.根据FC-AE-RDMA协议所描述的特征,为采用现场可编程门阵列实现的定制光纤通道控制硬件设计了支持RDMA传输的发起端和目标端驱动程序,并进行了光纤通道RDMA和FCP I/O访问的对比测试.测试结果显示:光纤通道RDMA比FCP具有更短的延迟,当执行最小的I/O请求(512byte)时,光纤通道RDMA的I/O读请求延迟时间为FCP I/O读请求延迟时间的49%;光纤通道RDMA的I/O写请求延迟时间为FCP I/O读请求延迟时间的29%,其中取消流量控制信息单元令使得请求延迟时间减少22%.     

边界扫描环境下的板级互连测试及其BIST实现

互连测试对于电路板的生产和维护具有重要意义.针对现有互连故障检测BIST(built in selftest)实现方法存在测试时间长、硬件开销大等问题,本文提出了一种改进的BIST结构,并阐述了其各组成部分,即查找表(look-up table,LUT)、测试向量生成器(test pattern generator,TPG)、输出响应分析器(output response analyzer,ORA)的设计过程.该实现方法可在保证高故障检测率的前提下,降低硬件开销,缩短测试时间,同时还可避免多驱动器冲突,使测试能够安全进行.     

降低系统芯片测试时间的芯核联合测试方案

引入扩展的模式游程(x PRL)编码技术,通过无关位的动态传播策略以提高测试数据压缩效率.在此基础上,将系统芯片的多个芯核测试集联合为单一的测试数据流,用x PRL编码技术实施压缩,提出一种可重配置的串行扫描链结构,实现多核测试模式的联合应用.对嵌入6个大的ISCAS’89基准电路的样本系统芯片（SoC）应用建议的联合测试方案.结果表明,与传统芯核测试集独立压缩与应用技术相比,该方案不仅提高了测试数据的压缩性能,而且减少了扫描测试中的冗余移位和捕获周期,从而有效降低了SoC的测试应用时间.     

基于扩展有限状态机和断言的总线接口协议测试平台

在SoC设计流程中，传统的仿真验证方法存在可观察及可控制性较差、自动化水平低等缺陷．为此，提出了一种基于扩展有限状态机（EFSM）和断言的SoC接口协议测试平台，该平台是一种自反馈测试平台，它不仅可以自动产生大量符合协议规范的测试激励矢量，而且可以通过对断言统计信息的反馈提供多种偏置选择，从而进一步提高验证的自动化水平．将该平台用于对视频后处理芯片中Wishbone总线接口协议的功能验证当中，验证结果表明，该平台可以缩短仿真验证时间大约55％～65％左右，有效地提高了验证的效率和质量．     

数模混合片上系统联合测试调度方案

为了降低数模混合片上系统(system on chip,SoC)的测试成本,基于片上虚数字化,提出了并行模拟测试外壳组设计,用数字自动测试设备和测试访问机制完成对各个模拟芯核的并行测试.在此基础上,建立了数模混合SoC测试调度优化问题模型,提出了一种基于递增生成的数模联合调度算法PADCOS,该算法具有复杂度低和优化效...     

基于SOC中处理器核的串扰故障激励检测

有效地给出了一种新的基于软件自测试的串扰故障渐进式激励检测模型实现,这种基于软件自测试的检测方案是利用SOC中的处理器核的计算和处理能力来产生激励矢量,对串扰故障进行激励并对测试响应进行分析。为了提高测试速度,还提出了一种对IP核透明化处理的测试结构,该测试结构在增加较少额外硬件开销的前提下,极大地减少了测试时间。同时,这种改进的测试结构也满足串扰故障激励检测的实时、并行的要求。     

3DSoC的多频测试架构设计

随着芯片集成度的提高,三维片上系统（three-dimensionalSystemonChip,3DSoC）是集成电路发展的必然趋势,其中可测性设计成为研究的重点．为了降低测试代价,提出一种符合工业实际的多频测试架构及适用于该架构的测试算法,并结合功耗对测试架构进行了仿真实验．实验结果表明,与传统的SoC相比,在同样TAM测试数据位宽数限制下,多频架构的3DSoC测试时间更短,测试代价更小．     

自保持接口在模拟芯核虚数字化测试中的优化

数模混合片上系统(SoC)正逐步成为片上系统的主导,而其中模拟芯核的测试问题是研究的难点之一。利用自保持模拟测试接口(SHATI)可以实现模拟芯核对外接口虚数字化,对其进行并行测试。该文对自保持模拟测试接口进行了面积优化,以减少片上DFT(design for test)面积开销,并利用Hspice仿真实验验证了面积改进的可行性。同时,针对并行测试的测试激励调度问题,该文给出了测试时序设计的优化算法,并通过实际示例验证了算法的可行性。     

Deterministic Circular Self Test Path

Circular self test path (CSTP) is an attractive technique for testing digital integrated circuits(IC) in the nanometer era, because it can easily provide at-speed test with small test data volume and short test application time. However, CSTP cannot reliably attain high fault coverage because of difficulty of testing random-pattern-resistant faults. This paper presents a deterministic CSTP (DCSTP) structure that consists of a DCSTP chain and jumping logic, to attain high fault coverage with low area overhead. Experimental results on ISCAS'89 benchmarks show that 100% fault coverage can be obtained with low area overhead and CPU time, especially for large circuits.     

一种基于语音识别SoC调试的JTAG接口设计

在JTAG(jointtestactiongroup)工业标准的基础上,采用了一种基于语音识别SoC(SystemonChip)调试的JTAG接口设计.该设计以求用最少的硬件开销,最简单灵活的方式,支持寄存器查看和设置、IP核程序流跟踪、代码覆盖率检查、代码分析、IP核扫描测试等功能.该设计已经应用于以OpenRISC为核心的语音识别SoC设计平台上.     

基于提前仲裁和请求等待优先的仲裁策略

针对多端口SoC系统仲裁调度中性能与代价之间的矛盾问题,提出了一种将提前仲裁机制和请求等待机制扩展到固定优先级仲裁算法之上的仲裁策略.提前仲裁机制利用数据传输时间段来裁决新的总线访问请求;请求等待机制对发出总线访问请求但未获访问允许的主设备端口设定请求等待时间,当等待时间到达时,端口将获得对总线的优先访问权.理论分析和实例测试表明,该策略可使总线利用率提高10％左右,它不仅能够兼顾各个主设备端口间的优先性和公平性,而且能够以较低的实现代价获取较高的系统性能.     

基于可控多扫描使能信号的片上系统TR-TC联合测试成本模型

基于片上系统的扫描链结构,针对全速测试研究了多扫描使能（SE）信号的可测性设计,并建立了新颖的测试资源 覆盖率（TR-TC）联合测试成本线性规划数学模型.研究结果表明,该模型不仅可以高效控制全速测试的测试资源消耗以及可测性设计复杂度,而且还可以确立SE信号数量的最优上限,进而避免了以盲目提升SE信号数量来提高转换故障覆盖率的纯理论方式,使面向片上系统全速测试的多SE信号可测性设计方法有一个可靠的目标控制值.     

公交车停靠时间的统计分析

考虑公交车在其站点的停靠时间具有随机性,在直行道路上与道路交叉口处的公交车站对其实测。通过对实测数据统计分析以及经x2检验法验证,停靠时间不符合正态分布。