溶液法制备氧化铝介质层的非晶铟锌氧化物薄膜晶体管

采用旋涂法制备了氧化铝栅介质层薄膜.通过XRD和AFM分析表征了薄膜的结晶性和表面平整性.分光光度计测试表明薄膜在可见光范围的平均透射率大于85%.采用MIM结构研究其漏电流密度,在电场强度为1MV/cm时仅为3×10-9 A/cm2,表明可以用作栅介质层.以旋涂法涂覆的a-IZO薄膜为沟道层、旋涂法涂覆的氧化铝为介质层,制备了底栅结构的氧化物薄膜晶体管.测试表明该薄膜晶体管工作在n型沟道增强型模式,器件场效应迁移率为1.4cm2/(V·s),电流开关比约为105,阈值电压为2.2V,显示出相对较好的器件性能.     

0.5μm栅长HfO_2栅介质的GaN金属氧化物半导体高电子迁移率晶体管

为了抑制GaN高电子迁移率晶体管(HEMT)的栅极漏电,提出了一种0.5μm栅长的GaN金属氧化物半导体(MOS)高电子迁移率晶体管结构。该结构采用势垒层部分挖槽,并用高介电常数绝缘栅介质的金属氧化物半导体栅结构替代传统GaN HEMT中的肖特基栅。基于此结构制备出一种GaN MOSHEMT器件,势垒层总厚度为20nm,挖槽深度为15nm,栅介质采用高介电常数的HfO_2,器件栅长为0.5μm。对器件电流电压特性和射频特性的测试结果表明:所制备的GaN MOSHEMT器件最大电流线密度达到0.9 A/mm,开态源漏击穿电压达到75 V;与GaN HEMT器件相比,其栅极电流被大大压制,正向栅压摆幅可提高10倍以上,并达到与同栅长GaN HEMT相当的射频特性。     

双栅非晶InGaZnO薄膜晶体管有源层厚度对电学性能的影响

双栅非晶InGaZnO薄膜晶体管(DG a-IGZO TFTs)具有比单栅a-IGZO TFTs更优良的电学性能.文中基于a-IGZO/SiO_2界面缺陷态呈指数型分布的模型,讨论了在界面缺陷态影响下双栅驱动的DG a-IGZO TFTs有源层厚度对电学性能的影响.研究结果表明:随着有源层厚度的减小,双栅驱动模式下DG a-IGZO TFTs两栅极的耦合作用增强,有源层上、下表面的导电沟道向体内延伸,使器件的场效应迁移率显著增加;界面缺陷态对DG a-IGZO TFTs场效应迁移率的影响随着有源层厚度的减小而降低,对亚阈值摆幅的影响随着有源层厚度的减小而增大.     

退火温度对氧化铝薄膜性质的影响

<正>随着集成电路中晶体管特征尺寸的逐渐减小,目前场效应晶体管栅介质SiO2的厚度已经减小到纳米量级,隧道效应产生的较大漏电流使得SiO2栅介质丧失了良好的绝缘效果[1]。由于高介电常数材料(高k材料)可以在保持电容密度不变的同时增大栅介质的物理厚度[2,3],因此使用高k材料替代SiO2作为栅介质层是目前最有希望解决此问题的途径。为维持半导体产业继续依照摩尔定律向前发展,高k栅介质层已经成为当前的研究热点[4,5]。在众多的高k材料中,Al2O3因具有良好的综合性质而倍受瞩目,如高的介电常数     

多晶硅薄膜晶体管的有效迁移率模型

提出一个多晶硅薄膜晶体管的有效迁移率模型.该模型同时考虑了晶体管沟道内晶粒的数目、载流子在晶粒与晶粒间界处不同的输运特性和栅致迁移率降低效应,适应于从小晶粒到大晶粒线性区的多晶硅薄膜晶体管.研究表明:当晶粒尺寸Lg0.4μm时,其有效迁移率主要由晶粒间界控制;降低晶粒间界陷阱态密度可提高有效迁移率;减小栅氧化层厚度可增强栅压对有效迁移率的控制作用;高栅压时出现明显的有效迁移率退化效应.     

高k栅介质SOI应变硅肖特基源漏MOSFET漏致势垒降低效应研究

高k栅介质SOI应变硅肖特基源漏MOSFET结合了应变硅工程、高k栅介质、SOI结构和肖特基源漏四者的优点,是一种实现小尺寸MOSFET的潜力器件.通过求解二维泊松方程建立了该结构的阈值电压模型,模型中考虑了镜像力势垒和小尺寸量子化效应对源漏极的电子本征肖特基势垒高度的影响,在阈值电压模型基础上获得了漏致势垒降低模型.从文献中提取漏致势垒降低的实验数据与模型进行对比,验证了其正确性,随后在此基础上讨论分析了漏致势垒降低和各项参数的变化关系.结果表明,漏致势垒降低随应变硅层厚度的变厚、沟道掺杂浓度的提高和锗组分的增大而增大,随沟道长度的变长、栅介质介电常数的增大、电子本征肖特基势垒高度的提高和漏源电压的增大而减小.适当调节模型参数,该结构可很好的抑制漏致势垒降低效应,对高k栅介质SOI应变硅肖特基源漏MOSFET器件以及电路设计具有一定的参考价值.     

高k栅介质SOI应变硅肖特基源漏MOSFET漏致势垒降低效应研究

高k栅介质SOI应变硅肖特基源漏MOSFET结合了应变硅工程、高k栅介质、SOI结构和肖特基源漏四者的优点,是一种实现小尺寸MOSFET的潜力器件.通过求解二维泊松方程建立了该结构的阈值电压模型,模型中考虑了镜像力势垒和小尺寸量子化效应对源漏极的电子本征肖特基势垒高度的影响,在阈值电压模型基础上获得了漏致势垒降低模型.从文献中提取漏致势垒降低的实验数据与模型进行对比,验证了其正确性,随后在此基础上讨论分析了漏致势垒降低和各项参数的变化关系.结果表明,漏致势垒降低随应变硅层厚度的变厚、沟道掺杂浓度的提高和锗组分的增大而增大,随沟道长度的变长、栅介质介电常数的增大、电子本征肖特基势垒高度的提高和漏源电压的增大而减小.适当调节模型参数,该结构可很好的抑制漏致势垒降低效应,对高k栅介质SOI应变硅肖特基源漏MOSFET器件以及电路设计具有一定的参考价值.     

基于晶界离散分布的多晶硅薄膜晶体管直流模型

基于表面势的多晶硅薄膜晶体管(poly-Si TFT)漏电流模型无法体现晶界的离散分布特性,而基于阈值电压模型的各工作分区电流表达式存在不连续性.为克服此缺点,根据基于表面势模型的建模思想,考虑晶界势垒在沟道中离散分布的特点,提出了多晶硅薄膜晶体管的直流漏电流模型.该模型采用单一的解析方程描述多晶硅TFT各工作区的电流.研究结果表明:TFT工作于线性区且栅压一定时,随着漏压的增大,沟道有效迁移率降低;随着栅压的增大或沟道的缩短,漏电压对沟道有效迁移率的影响减弱.     

一维光子晶体带隙结构研究

光子晶体材料的介电常数在空间中呈周期分布，这种材料存在光子带隙，引入缺陷对光有局域效应，为更好地控制光和利用光提供了新的方法。文章利用传输矩阵法计算了一维光子晶体不同结构的带隙特征，计算表明光子带隙的宽度受到材料介电常数及介质层厚度的影响。随材料介电常数及介质层厚度的增加，光子带隙宽度存在一个极大值，对于确定材料构成的光子晶体，两介质等厚时带隙最宽。     

p沟道Cu_2O半导体薄膜场效应晶体管的制备及Ⅳ特性研究

采用磁控溅射掩膜制备工艺,在n型Si衬底上分别制备了底栅型p沟道Cu_2O半导体薄膜场效应晶体管(TFTs).用XRD、SEM、XPS等检测分析方法对不同条件下制备的Cu_2O薄膜的晶体结构、表面形貌、化学成分进行了表征.对O_2通量、退火温度及沟道宽度等因素对半导体薄膜及器件特性的影响进行了对比研究.研究发现,O_2通量是制备Cu_2O半导体薄膜的关键因素,器件I_(DS)电流的绝对值随着栅压的绝对值的增大而增大,具有典型的p沟道增强型场效应晶体管特征.其Ⅳ特性与溅射沉积时间、沟道宽度、退火因素等有关,真空退火处理后有助于提高器件的I_(DS)的绝对值.测试表明,制备的沟道宽度为50μm的典型器件的电导率、电流开关比和阈值电压分别为0.63S/cm,1.5×10~2及-0.6V.     

快速热氮化改善n-MOSFET栅氧化层的加速击穿

研究不同类型、不同沟道长度的ｎ沟金属－氧化物－半导体场效应晶体管（ＭＯＳＦＥＴ）在不同栅电压下工作时栅氧化层的击穿特性。结果表明，ＭＯＳＦＥＴ栅氧化层的加速击穿起因于沟道大电流，而栅氧化层进行快速热氮化可极大地改善其栅氧化层的击穿特性。     

反应器特征参数对介质阻挡放电去除NO的影响

建立了一套高压电源系统,设计了同轴圆柱筒介质阻挡放电管反应器。研究了采用介质阻挡放电冷等离子体去除NO时,介质层厚度、介电常数、中心电极与介质层管尺寸对NO去除率的影响。结果表明:介质层厚度的增加将降低NO的去除率;采用介电常数较大的介质作为阻挡层材料,有助于提高NO的去除率;中心电极直径和介质层管内径变化对NO的去除率有显著的非单调的影响,对于中心电极直径和介质层管内径应存在最佳尺寸使得NO的去除率达到最高。     

异步对称双栅InGaZnO薄膜晶体管表面电势的解析模型

针对异步对称双栅结构的氧化铟镓锌(InGaZnO)薄膜晶体管(thin film transistors,TFTs),求解泊松方程,并根据载流子在亚阈区、导通区的不同分布特点,在亚阈区引入等效平带电压的概念,在导通区运用Lambert W函数近似,建立异步对称双栅InGaZnO TFT表面电势解析模型。该模型的拟合参数只有2个,能够较好地反映介电层厚度、沟道电压等参数对电势的影响。基于所建模型及TCAD分析,研究InGaZnO层厚度、栅介质层厚度以及缺陷态密度等物理量对独立栅控双栅晶体管表面电势的影响。研究结果表明:在亚阈区,表面电势随着底栅电压增大呈近似线性增大,且在顶栅电压调制作用下平移;在导通区,表面电势随着底栅电压的增加逐步饱和,且电势值与顶栅调制电压作用相关度小。表面电势的解析模型与TCAD数值计算结果对比,具有较高的吻合度;在不同缺陷态密度分布情况下,电势模型的计算值与TCAD分析值相对误差均小于10%。本研究成果有利于了解双栅InGaZnO TFT的导通机制,可用于InGaZnO TFT的器件建模及相关集成电路设计。     

多晶硅薄膜晶体管特性的研究

利用高级二维器件模拟程序MEDICI分析了多晶硅薄膜晶体管有源区的长度、体内陷阱、界面陷阱、栅氧化层厚度等几何参数及物理参数,并研究了这些参数对薄膜晶体管特性的影响     

高k栅栈MOSFET共振隧穿模型

针对高介电常数（k）栅堆栈金属氧化物场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET）实际结构,建立了入射电子与界面缺陷共振高k栅栈结构共振隧穿模型.通过薛定谔方程和泊松方程求SiO2和高k界面束缚态波函数,利用横向共振法到共振本征态,采用量子力转移矩阵法求共振隧穿系数,模拟到栅隧穿电流密度与文献中实验结果一致.讨论了高k栅几种介质材料和栅电极材料及其界面层（IL）厚度、高k层（HK）厚度对共振隧穿系数影响.结果表明,随着HfO2和Al2O3厚度减小,栅栈结构共振隧穿系数减小,共振峰减少.随着La2O3厚度减小,共振峰减少,共振隧穿系数却增大.随着SiO2厚度增大,HfO2,Al2O3和La2O3基栅栈结构共振隧穿系数都减小,共振峰都减少.TiN栅电极HfO2,Al2O3和La2O3基栅栈比相应多晶硅栅电极栅栈结构共振隧穿系数小很多,共振峰少.     

薄层SOI场pLDMOS击穿机理研究

为了解决薄层SOI(silicon-on-insulator)场LDMOS(laterally diffused metal oxide semiconductor)击穿电压偏低,容易发生背栅穿通的问题,提出一种基于场注入技术的薄层SOI场pLDMOS(p-channel lateral double-diffused MOSFET).通过建立该场pLDMOS的穿通机制数学模型,分析了其4种击穿机理:背栅穿通、沟道横向穿通、横向雪崩击穿和纵向雪崩击穿.仿真结果表明,场注入技术穿过厚场氧层向下注入硼杂质,通过控制注入能量和体区浓度获得浅结深,从而提高器件对背栅穿通的抵抗力;优化的沟道长度和埋氧层厚度分别消除了沟道的横向穿通和纵向雪崩击穿;双层场板结构调制器件表面电场分布,避免了器件过早地横向雪崩击穿.在优化器件相关结构参数和工艺参数基础上,成功基于1.5 μm厚顶层硅SOI材料研制出耐压300 V的场pLDMOS.相比较于常规厚层场pLDMOS器件,顶层硅厚度由大于5μm减小到1.5 μm.     

隧穿电流影响下的小尺寸电路设计

对于具有超薄的氧化层的小尺寸MOSFET器件,静态栅隧穿漏电流的存在严重地影响了器件的正常工作,基于新型应变硅材料所构成的MOSFET器件也存在同样的问题.为了说明漏电流对新型器件性能的影响,利用双重积分方法提出了小尺寸应变硅MOSFET栅隧穿电流理论预测模型,并在此基础上,基于BSIM4模型使用HSPICE仿真工具进行了仔细的研究,定量分析了在不同栅压、栅氧化层厚度下,MOSFET器件、CMOS电路的性能.仿真结果能很好地与理论分析相符合,这些理论和实验数据将有助于以后的集成电路设计.     

有源层厚度对酞菁铜薄膜晶体管电学性能的影响

制备了顶接触的薄膜晶体管,实验中采用二氧化硅作为绝缘层,然后再依次真空蒸镀酞菁铜(CuPc)作为晶体管器件的有源层,金作为源漏电极。不同CuPc有机薄膜的厚度分别为15nm、40nm和80nm,制作成三种薄膜晶体管器件。实验证明,当有源层厚度为40nm时,能够获得最大的饱和电流和载流子迁移率。     

MOS器件直接隧穿栅电流及其对CMOS逻辑电路的影响

随着晶体管尺寸按比例缩小,越来越薄的氧化层厚度导致栅上的隧穿电流显著地增大,严重地影响器件和电路的静态特性,为此,基于可靠性理论和仿真,对小尺寸MOSFET (metal-oxide-semiconductor field effect transistor)的直接隧穿栅电流进行研究,并通过对二输入或非门静态栅泄漏电流的研究,揭示直接隧穿栅电流对CMOS(complementary metal oxide semiconductor)逻辑电路的影响.仿真工具为HSPICE软件,MOS器件模型参数采用的是BSIM4和LEVEL 54,栅氧化层厚度为1.4 nm.研究结果表明:边缘直接隧穿电流是小尺寸MOS器件栅直接隧穿电流的重要组成成分;漏端偏置和衬底偏置通过改变表面势影响栅电流密度;CMOS逻辑电路中MOS器件有4种工作状态,即线性区、饱和区、亚阈区和截止区;CMOS逻辑电路中MOS器件的栅泄漏电流与其工作状态有关.仿真结果与理论分析结果较符合,这些理论和仿真结果有助于以后的集成电路设计.     

SITH耐压容量的控制和调节

分析了SITH结构的掺杂电阻率、N－基区厚度、沟道尺寸以及终端结构对正向阻断电压的影响，分析了其横向自掺杂、沟道尺寸、外延层以及相关因素对栅－阴极击穿电压的影响，讨论了如何进行正向阻断电压和栅－阴极击穿电压的控制和调节。