一种通用分频器的设计与CPLD实现

提出了一种通用分频器的设计与采用CPLD实现的方法,该分频器有较强的通用性,使用方便,它只有一个控制信号即分频比,分频比大小没有限制、可调,无论分频比为奇数或者偶数时,其分频时钟都可实现均匀(即等占空比).给出了设计方案及其原理,提供了一个CPLD设计实例,使用了Verilog-HDL语言进行设计,并在MAX PLUS软件上进行了仿真,提供了仿真结果和占空比公式,仿真结果表明:这种分频器是可以实现的.     

基于VHDL占空比可控的整数半整数分频器

在半整数分频器设计方法的基础上进行改进,采用VHDL硬件描述语言实现了占空比可控的整数半整数分频器.在QuartusП软件上测试结果表明了设计的正确性和可行性.     

设计数字分频器的一种简便方法

本文提出一种设计数字分频器的新方法。该方法的要求是触发器具有直接置位和复位输入端。设计步骤是;a.用一般方法设计一个二进制计数器;b.从末级的第一次跳变中形成直接置位脉冲,然后把它接入相应触发器的直接置位输入端,从而实现N分频。该方法简单方便,适于工程应用。     

基于FPGA的等占空比的整数分频器设计

在复杂逻辑电路设计中,经常会需要多个不同频率的信号,因而系统本身的震荡源就不能满足设计的要求.本文给出了一种可以实现等占空比任意整数的分频方法,并以8分频和9分频为例,介绍了在QUARTUS软件下,利用VHDL硬件描述语言来设计分频器的方法.程序通过仿真和测试,实验结果符合设计要求.     

应用Verilog HDL设计等占空比奇数分频器

在分析了与逻辑关系法、或逻辑关系法原理的基础上,以等占空比七分频器的设计为例,在Quartus II 9.0环境下进行了功能仿真,仿真结果验证了两种设计方法都能实现等占空比七分频器,并进一步说明利用这两种方法可以实现任意等占空比的奇数分频器设计。     

一种新的基于FPGA的小数分频器的参数化设计

介绍了一种改进的基于FPGA小数分频器的分频原理及电路设计，采用了模块化和参数化的设计方法，利用半整数和整数双模代替原有的整数双模来综合实现小数分频器，由该方案设计的小数分频器。在硬件成本几乎没有增加的情况下，抖动、理论同步周期、最大误差性能方面都有所提高，因此可以广泛应用于数字电路的系统设计中。     

兼有脉冲扣除功能的吞脉冲分频器

对常规的吞脉冲分频器稍作改进,即可使之兼有扣除脉冲的功能,用于分数环频率合成器中可省去专用的脉冲扣除电路。文中以分频比为200～399为例,讨论了具体方法和有关电路。     

一种改进的程序分频器

对铷频标中的频率合成器内的程序分频器进行了设计，并介绍了改进后的程序分频器。实验结果表明，该程序分频器用于铷频标的频综器中性能指标满足要求。     

一种通用的可编程双模分频器

提出了一种通用的可编程双模分频器,电路主要由3部分组成:9/8预分频器,8位可编程计数器和ΣΔ调制器构成。通过打开或者关断ΣΔ调制器的输出来实现分数和整数分频两种工作模式,仅用一个可编程计数器实现吞脉冲分频器的功能。9/8预分频器采用提高的TSPC动态触发器实现,而可编程分频器和调制器采用数字综合后布局布线的方法实现。基于SMIC0.18μm1.8V电源CMOS工艺的SpectreVerilog仿真表明:它能在分频比56-2047范围内工作,最大工作频率大于2GHz,消耗的电流小于4mA,适合应用在高性能的频率综合器中。     

一种应用于全数字锁相环的小数分频器设计

文章针对宽带全数字锁相环(All-Digital Phase-Locked Loop,ADPLL)架构的频率综合器设计了一种适合的宽分频范围的小数分频器.由于经典的宽分频范围的小数分频器结构在边界处会发生失效,文章在分析其他解决方案的同时,提出了利用可变延时单元进行固定相位校准的解决方法.本设计的可变分频比分频器分频比范围为32~127,输入频率为1.8~3.7GHz,面积为0.46mm×0.24mm.测试结果显示,本设计有效地解决了经典宽分频范围的小数分频器结构在边界处会发生失效的问题.     

可控脉冲信号发生器的设计

数字信号由于具有抗干扰能力强、无噪声积累,便于存储、处理和交换等一系列优点,已经成为现代控制领域的主要处理信号.要求改变脉冲信号的周期、占空比和输出脉冲个数可控的电路模块在很多控制领域都有应用.本文介绍了一种基于FPGA芯片的可控输出信号周期、占空比和信号个数的设计方法.应用时钟管理模块对输入时钟进行倍频来提高输出信号的周期范围和精度;调用IP核来完成相应的数学运算;应用两个可控减计数器来控制每一周期内高低电平的持续时间;应用数量控制计数器对输出的脉冲进行计数,控制输出量.该设计运行在ALTERA公司的clcyone芯片上,取得良好的效果,具有灵活高效的优点.     

一种通用的可编程双模分频器

提出了一种通用的可编程双模分频器,电路主要由3部分组成: 9/8预分频器,8位可编程计数器和ΣΔ调制器构成。通过打开或者关断ΣΔ调制器的输出来实现分数和整数分频两种工作模式,仅用一个可编程计数器实现吞脉冲分频器的功能。9/8预分频器采用提高的TSPC动态触发器实现,而可编程分频器和调制器采用数字综合后布局布线的方法实现。基于SMIC 0.18μm 1.8V 电源CMOS工艺的SpectreVerilog仿真表明：它能在分频比56-2 047范围内工作,最大工作频率大于2GHz,消耗的电流小于4mA,适合应用在高性能的频率综合器中。     

LC二分频器与电子分频器的性能比较

对模拟音频电子电路的两种不同分频方法进行了对比分析，阐述了两种分频技术的优劣之处，并着重介绍了电子分频器的性能及其分频技术的原理。     

基于EDA的数控分频器的设计

本设计利用MAX+plusII的原理图、VHDL两种不同的设计方式设计了一种数控分频器,最后利用ALTERA公司的FLEX10K系列EPF10K10LC84-4芯片来实现。     

一种超宽带脉冲的设计新方法

以最大限度地接近FCC（联邦通信委员会）辐射掩蔽要求为目标,以具有不同波形形成因子、不同阶次的高斯脉冲导函数为基函数、利用遗传算法来优化权重系数向量,提出基于遗传算法优化权向量的高斯导函数线性组合的超宽带（ultra-wideband,UWB）脉冲设计。以FCC对UWB系统室内辐射功率的限制进行实验,结果表明,与二阶高斯微分脉冲、随机组合脉冲相比,基于遗传算法的组合脉冲能够较好地满足FCC制定的室内辐射掩蔽标准,同时减小了误码率。     

一种任意比率电子齿轮分频器的实现方法

针对滚齿机数控系统电子齿轮箱的设计要求,提出了一种根据现场可编程门阵列和Bresenham算法的任意比率电子齿轮分频器的实现方法。该方法的实现原理是将计算机图形学上描绘由两点所决定的直线的算法应用到电子齿轮的脉冲频率分频上,采用硬件描述语言来实现电子齿轮分频。该方法对Bresenham算法进行了改进,将累计误差值和溢出斜率修改为整数,使算法只涉及整数的加减运算,因此更快捷、更可靠。软件仿真和实验结果表明,所提出的电子齿轮分频方法可使分频过程更为简便,不仅减少了硬件资源耗费,而且算法具有较强的实用性。     

基于CPLD的整数可变分频器设计

采用2片74LS190数字逻辑器件设计了两位数的分频器,给出了设计的原理图,接着使用Quartus-II工具软件进行分频器的功能仿真,结果表明该分频器能够对输入信号的频率实现1-99的分频,最后将编译好的文件下载到相应的CPLD器件中,从硬件电路上实现了可变分频器的设计.     

一种适用于RF频率合成器的CMOS高速双模前置分频器

该文采用改进的CMOS源耦合逻辑(SCL)结构,设计了32／33分频的高速、低功耗双模前置分频器．设计基于中芯国际0．25μm 1PSM CMOS工艺,利用Cadence Specie工具仿真．仿真结果表明,该双模前置分频器最高工作频率可达3．2GHz,在2．5GHz输入下,工作电压为2．5V时,功耗只有4．7mA．     

基于VHDL的全数字分数分频器设计

介绍了全数字化的分数分频器的两种设计方法,分析了它们的特点,然后采用VHDL硬件描述语言设计了全数字化的分数分频器,并且给出了设计任意分数分频器的方法。