时域Reed-Solomon译码器及其在FPGA上的实现

基于Blahut提出的RS(Reed Solomon)码时域译码算法 ,提出了一种时域RS译码器 ,详细讨论了FPGA(现场可编程门阵列 )实现该译码器的过程 ,并以六进制RS( 63 ,4 7)码为例对用FPGA实现的RS译码器性能进行了分析 ,该译码器输入码流速率可达 6Mbit s,占用的FPGA (SpartanⅡ系列 )的资源不到相应频域译码器的一半。     

一种用于IP包差错控制的RS译码器及其FPGA实现

为了减少RS译码器所占用的现场可编程门阵列(FPGA)资源,研究了RS码的译码算法．提出了使用Actel公司的ProASIC——^PLUS系列芯片实现IP包差错控制系统中RS码的译码方案,采用码型RS(100,81)进行纠错,同时结合大运算量环节,描述了利用改进的BM算法实现译码功能的具体方案,该方案相对于传统的方案更能节约资源．实验表明,该译码器完成了IP包差错控制的要求,译码器输入码流速率可达30Mbit／s,最后介绍了ProASIC——^PLUS系列芯片的基本结构特点及用FPGA实现的关键技术。     

一种基于LCC算法的新型RS码译码器

相比于传统的硬判决译码算法,RS码软判决译码算法能够获得更大的编码增益,但硬件实现较为复杂. 针对这一问题,本文在LCC软判决译码算法的基础上提出了一种改进型校验子算法,可在不影响译码性能的前提下大幅降低硬件复杂度. 仿真结果表明,本文设计的RS(255, 239)码η=3译码器,在BPSK调制下通过AWGN信道,相比于现有基于校验子的RS码译码器结构,硬件资源消耗减少20%. 采用SMIC 0.18 μm CMOS工艺实现,芯片面积仅为0.81 mm2.      

基于FPGA自适应高速RS编译码器的IP核设计

针对IP核设计方法讨论了一种可动态配置编码方案的高吞吐率RS编译码器<该编译码器采用Euclid 算法实现译码,编译码过程采用流水线结构提高速率。整个设计使用VHDL语言描述，并在Xilinx公司 的Virtex系列上实现验证。     

基于FPGA的级联码译码器的设计与实现

介绍了一种基于FPGA的级联码译码器的设计及其实现,给出了其系统结构,该级联码由RS码、卷积码以及交织器构成。其中内码卷积码采用viterbi译码,由分支路径度量,加比选和幸存路径度量等几部分组成,交织器采用块交织,交织宽度为204,交织深度为4;外码RS码采用BM迭代算法,由伴随式的计算、关键方程的求解、钱控索和Forney算法等几部分组成。     

面向磁记录信道的原模图LDPC码译码器的FPGA设计

针对传统原模图低密度奇偶校验（low density parity check,LDPC）码在译码硬件实现中,由于采用随机扩展方式,导致数据拥塞和布线困难,继而产生译码延时和资源消耗的提高及吞吐量的下降问题,通过2步准循环扩展得到了适于硬件实现的码字结构,设计了一种面向磁记录信道的原模图LDPC码译码器。该译码器信息更新采用基于TDMP（turbo decoding message passing）分层译码的归一化Min-Sum算法使得译码器具有部分并行架构;同时为了降低译码时间及功耗,给出一种低资源消耗的提前终止迭代策略。硬件实现结果表明,该译码器的译码性能十分接近相应的浮点算法,在低资源消耗的前提下,工作频率可达183.9 MHz,吞吐量为63.3 Mbit/s,并可同时适用于多种原模图LDPC码。     

基于FPGA自适应高速RS编译码器的IP核设计

针对IP核设计方法讨论了一种可动态配置编码方案的高吞吐率RS编译码器，该编译码器采用Euclid算法实现译码，编译码过程采用流水线结构提高速率，整个设计使用VHDL语言描述，并在Xilinx公司的Virtex系列上实现验证。     

基于FPGA的WIMAX LDPC码译码器设计与实现

提出了基于TDMP-NMS算法的部分并行LDPC码译码器结构,其具有TDMP算法译码收敛快和NMS算法保持较好误码率性能下实现简单的优点.该译码器支持WIMAX标准中所有码长和码率LDPC码的译码.设计了一种基于桶形移位寄存器的重组网络单元,实现了对该标准中19种码长LDPC码译码的支持.采用一种适合于TDMP算法及其各种简化算法的动态迭代停止准则,使译码器能根据译码情况自适应地调整迭代次数.结果显示所提方案在提高译码器吞吐率的同时有效减少了译码器的硬件资源消耗.     

基于FPGA的RS译码器的设计与实现

采用改进型Berlekamp_Massey（RiBM）算法设计并实现了基于FPGA的符合DRM_DCP接口协议的RS（255,207）译码器,可实现对每个码字（255个码元）中不多于24个码元的错误进行纠正。此外,介绍了设计中所采用的一种层次化数字信号处理IP的设计流程,可有效的提高设计和验证的效率。     

Turbo码SOVA译码器的系统仿真及性能分析

主要分析了3GPP标准中Turbo码采用SOVA译码器的译码性能.3GPP标准中给出了1/3Turbo码的编码结构和交织器设计方案,但未能给出译码方案.作者对帧长为4000bit的Turbo码,采用了SOVA译码器进行建模仿真.比较了SOVA译码器与MAX＿LOG＿MAP译码器译码的性能和实现复杂度.本文作者认为,从综合算法的性能、计算复杂度和时延等方面来考虑,SOVA译码器作为Turbo码的译码是一个比较好的选择.     

Low complexity Chase-2 decoding of concatenated codes

The concatenated codes are widely used in current communication systems, such as satellite communication systems and WiMAX system. The objective of this study was to present a low complexity iterative soft decoding algorithm for concatenated codes. The concatenation was between a Reed-Solomon (RS) code and recursive systematic convolutional (RSC) code. The reduction in computational complexity was achieved by simplifying the Chase-2 decoder for RS codes with limited usage of test patterns. The processing of soft information between inner and outer decoders was also discussed. Simulation results showed that the proposed algorithm could achieve a good trade-off between complexity and performance.     

差分跳频系统串行级联编码器的设计与改进译码

针对短波差分跳频系统,设计RS码与差分跳频G函数串行级联的编码系统.差分跳频G函数内码采用改进的最大后验算法译码,大大简化了译码复杂度,改善了系统的误码性能,交织采用40×40块交织器,外码RS(15,9)采用Berlekamp Massey译码算法.仿真结果表明,本算法克服了传统短波差分跳频G函数译码的缺点,系统性能得到较大改善.     

A Low Power Error Detection in the Syndrome Calculator Block for Reed-Solomon Codes: RS(204,188)

Reed-Solomon (RS) codes have been widely adopted in many modern communication systems. This paper describes a new method for error detection in the syndrome calculator block of RS decoders. The main feature of this method is to prove that it is possible to compute only a few syndrome coeffi-cients — less than half — to detect whether the codeword is correct. The theoretical estimate of the prob-ability that the new algorithm failed is shown to depend on the number of syndrome coefficients computed. The algo...     

流水线纠错纠删RS译码器的设计和实现

在传统纠错RS译码器设计的基础上 ,采用分解的无逆B M (iBM )算法和三级流水线的电路结构 ,实现流水线纠错纠删RS译码器的设计 .该设计的特点是 :控制时序简单 ;电路实现简洁 ;纠错能力强 ,可纠错和纠删 ;译码速度高 ,数据吞吐率达到 1byte/时钟 ;采用VerilogHDL实现 ,可重复利用 .该设计应用于DVD数据纠错的实现中 ,达到系统的性能要求 .     

基于解码失真分析的最优前向纠错码码率分配策略

研究了H．263 视频在Rayleigh衰减无线信道中传输的信源／信道码率分配策略，目标是确定出前向纠错码(FEC)的最优编码速率，减小视频解码失真．对二阶Markov无线信道模型中符号级RS(n，k)编码残余分组出错率进行了分析，提出了一种估算解码失真的解析方法，并根据失真结果探讨了一种最优FEC编码速率策略．实验结果表明，残余分组出错率和解码失真的分析是合理的，最优FEC码率分配策略提高了无线视频传输质量．