一种低复杂度逐次逼近型模数转换器设计与仿真

为了降低模数转换器(ADC)复杂度和功耗,基于低复杂度电容阵列数模转换器(DAC)参考电平切换方案,设计了一种低复杂度逐次逼近型模数转换器(SAR ADC).电容阵列DAC中电容采用双参考电平结构,降低电路的复杂度;比较器采用低复杂度两级动态结构,降低功耗;移位寄存器采用低复杂度动态锁存电路结构,降低功耗和减少误码;电容驱动电路采用低复杂度互补金属氧化物半导体(CMOS)反相器结构,减少晶体管数量. SAR ADC电路的仿真结果显示:在电压为1.0 V和采样频率为100 k Hz时,SAR ADC功耗为0.45μW,有效位(ENOB)为9.99 bit,其单步转换功耗为4.4 f J.该SAR ADC指标满足低功耗的要求,适用于便携式、植入式、穿戴式和无线传感器节点等低功耗电子终端.     

一种低复杂度逐次逼近型数模转换器设计与仿真

为了降低模数转换器复杂度和功耗,基于低复杂度电容阵列DAC设计了一种低功耗逐次逼近型模数转换器（SAR ADC）. 该结构中,电容阵列DAC每个电容只有两种参考电平选择,降低逻辑控制电路和电容驱动电路的复杂度,电容阵列DAC最低位电容参与转换,使需要的总单位电容数量相比单调结构减少一半;比较器采用两级动态结构,降低功耗;移位寄存器采用动态锁存电路结构,降低功耗和减少误码;电容驱动电路采用CMOS反相器结构,减少晶体管数量. SAR ADC电路仿真结果显示：在1.0 V电源电压和采样速率为100 kHz 时,SAR ADC功耗为0.45 W ,有效位（ENOB）为9.99 bit ,其单步转换功耗为4.4 fJ.     

一种超低功耗模数转换器的设计与仿真

为了降低电子终端设备的功耗,文中提出了一种基于C-2C电容阵列DAC的超低功耗SAR ADC。首先,通过使用C-2C电容和三电平转换方案,文中的电容阵列DAC转换能耗相比传统结构降低99.41%,面积减少87.2%。接着,采用基于动态逻辑的逐次逼近寄存器（SAR）和两级全动态比较降低SAR ADC整体功耗。最后,SAR ADC在180nm CMOS工艺下进行设计与仿真。仿真结果表明：在1V电源电压,100kS/s的采样频率下,ADC的信噪失真比（SNDR）为61.59dB,有效位（ENOB）为9.93位,总功耗为0.188W,品质因素（FOM）值为1.9fJ/Conv.-step。文中设计的超低功耗SAR ADC适用于低功耗电子终端设备。     

1种适用于高精度逐次逼近型模数转换器的3段式电容型数模转换器（英文）

在电荷重分配的逐次逼近型模数转换器(SAR ADC)中,电容消耗的面积越来越严重,因为随着ADC的位数的升高电容的数量急剧增加.为了解决这个问题,提出了1种3段式电容型数模转换器(DAC).它能够兼容传统的2进制加权DAC的转换方法而不需要增加额外的逻辑电路.这种3段式结构在GF 0.35μm工艺下被应用于1个14位的SAR ADC,后仿结果可以达到13.56位的有效位数,并且与不分段的DAC相比,可以节省99.4%的面积;与2段式的DAC相比,可以节省62.5%的面积.     

一个采用新颖的混合电容切换模式的SAR ADC设计

提出一种应用于逐次逼近型模数转换器的混合电容切换模式。该模式包含两个幅度相同但单调性相反的开关电容阵列, 无需任何额外的稳压电源和电容补偿阵列, 通过差分电压自身的互相补偿, 实现共模电压的稳定。利用上述技术, 基于0.18 μm的CMOS工艺实现一个转换速率为50 MS/s, 分辨率为10-bit的SAR ADC。设计过程中采用开窗逻辑, 减小了比较器输出信号到DAC 控制信号的传输时间; 采用包含自适应延时逻辑的比较环路, 缩短了SAR ADC低位比特的转换时间。测试结果表明, 所设计的SAR ADC在50 MS/s 的转换速率下, 可以实现57.31 dB的SNDR, 1.81 LSB的INL以及0.98 LSB的DNL。     

逐次逼近型模数转换器研究进展

逐次逼近型模数转换器(successive approximation register analog-to-digital converter, SAR ADC)已占据中等速度和精度ADC的主要市场,其采样频率可达5 MHz,分辨率通常为8～16位。在保持其低功耗的固有优势下,SAR ADC设计面临更高速和更高精度的挑战。本文概述近年来逐次逼近型模数转换器的研究现状和先进技术,对电容阵列开关切换技术、比较器和校准方法进行归纳与讨论;对比了结合不同开关策略的电容阵列DAC性能;提出了适用于不同场景的比较器结构;对高速度、高精度、低功耗的SAR ADC研究进行了展望。     

脉冲频率控制的开关电容型DC/DC转换器的设计以及性能优化

设计了一个脉冲频率控制(PFM)的开关电容型直流转换器,并用0.25μm 2.5/5 V工艺进行了仿真.系统控制模式简单,采用输入限流使输出电压纹波控制在50 mV以内,采用多种模式的开关电容阵列以及增益跳变提高传输效率,得到60%以上的平均效率,85%以上的峰值效率.系统对输入电压和负载变化的动态响应特性良好.输入电压范围为2.8~5 V,输出电压为1.8 V,负载电流最大为200 mA.     

两种扩展电流舵型DAC位数的结构的设计

分析了电流舵型数模转换器(DAC)通过增加一路电流以扩展位结构,其最大弊端是降低了原DAC的静态误差参数。并以此提出了电阻分压扩展结构与电容分压扩展结构。这两种结构能在不影响原DAC静态误差参数的情况下以面积与功耗或者速度的代价扩展DAC的位数,提高其精度。基于IBM0.18μmCMOS工艺模型,在Spectre下对两种结构进行仿真验证,结果与理论推导相符。     

权电容DAC状态转换速度估计方法

为提高权电容阵列DAC的性能,本文通过建立权电容阵列DAC的理想模型和状态转换模型,求解出零状态输出和非零状态输出,证明了权电容阵列DAC输出仅包含系统的零状态响应,而与前次输入无关.根据权电容阵列DAC的频率响应特性和时域响应函数,得到一种电容阵列DAC转换速度的估计方法,并建立了支路时间常数与转换开关导通电阻之间的限制关系.通过仿真分析验证了权电容阵列DAC转换速度的估计方法,为权电容阵列DAC的设计和应用提供了理论依据.     

适用于任意多进制的DAC通用结构

为使数字模拟转换器(DAC:Digital-to-Analog Converter)实现更高的分辨率,提出了一种可实现多进制数字输入的电压输出型DAC通用结构。该DAC通用结构主要由电阻网络、单刀多掷模拟开关、参考电压源和缓冲放大器组成。在提出的电路结构的基础上,采用分立元件和集成电路芯片设计了一个8位的三进制DAC电路模块,并对测试数据进行了误差分析。经理论分析,该8位三进制DAC相比于传统的8位DAC,在不明显提高结构复杂性的情况下,分辨率提高25.6倍,且该DAC结构还具有结构简单、进制拓展性和位数拓展性强的特点。