电荷泵锁相环系统相位噪声分析

阐述了基于无线通信领域中的锁相环的系统结构,并以电荷泵锁相环为例分析了锁相环中两类主要噪声对环路造成的影响,并推导了环路对噪声的线性过滤性能,基于推导的结果给出了减小环路噪声的几种解决方法.     

X波段脉冲取样锁相环

介绍一种高性能的Ｘ波段脉冲取样锁相环，与传统的脉冲取样锁相环不同，它采用高效率的取样鉴相器和作为扩捕预置功能的单片机系统，具有低相噪和适应环境温度变化能力强等特点，该方案为脉冲取样锁相环的发展提供一种新的思路。     

抑制带外相位噪声的窄带锁相环

为了解决锁相环同时抑制输入噪声和压控振荡器的相位噪声对环路噪声带宽选择上的矛特，提出了在ＰＬＬ环路中加入频－相自校相位负反馈电路，导出其传输函数，动态主程，噪声抑制的一般表达式，讨论了它的稳定性以及同步和捕捉特性，并对它抑制环路带外噪声的能力进行了实验测试，得到了比较满意的结果。     

一种超宽带变频锁相环的研制

取样变频之后,通过数字和模拟两个环路对窄脉冲源信号进行锁相。数字环路控制脉冲源以IOKHz为最小步长变化频率,模拟环路通过对取样中频的鉴相反馈控制脉冲源频率的微调,从而得到精准的脉冲源和稳定的中频信号。测试证明了设计方法的正确性和可行性。     

基于集成频率合成器的锁相环设计

本文阐述了锁相环的工作原理,以LMX2470为例设计了5-10GHz锁相环,并给出了仿真过程和最终测试结果。     

改进解耦双同步坐标系锁相环在谐波和电压不平衡下的性能

针对解耦双同步坐标系锁相环(decoupled double synchronous reference frame phase locked loop,DDSRF-PLL)锁定频率和相位的性能不佳,检测频率和相位误差存在较大畸变和振荡等问题,结合二阶广义积分器(second order generalized integrators,SOGI)的优势,提出了一种改进的DDSRF-PLL结构(improved DDSRF-PLL,IDDSRF-PLL)以弥补传统DDSRF-PLL性能方面的不足。IDDSRF-PLL利用了SOGI的滤波能力,能够有效地衰减电网电压中的谐波,快速而准确地锁定相位和频率,有效地实现并网需求。MATLAB/Simulink仿真结果表明,电网谐波干扰和电压不平衡谐波畸变时,IDDSRF-PLL可以有效地抑制谐波,实现响应超调小、稳态精度高的检测效果。     

基于锁相环原理的相位噪声优化实践

针对传统的相位噪声分析方法无法得到PLL的动态行为这一缺陷,提出通过线性叠加的方法来分析PLL中噪声的动态行为;首先理论分析了PLL各模块的相位噪声模型以及各模块相位噪声对总的相位噪声的贡献;随后以LMK04806的第二级锁相环PLL2为例,采用控制变量法,使用PLL仿真软件进行仿真分析,通过仿真数据说明各参数对总的相位噪声影响大小;最后结合具体实例验证了方法对PLL相噪设计具有指导意义。     

数字正切锁相环及在移动信道中的性能分析

分析了一种不规取样的数字正切锁相环在移动信道中的统计性能，并模拟计算了用ＤＴＬ解调ＭＤＰＳＫ时的误码率与信道参数之间的关系，得出一些有用的结论。     

锁相环中低电流失配电荷泵的设计

提出了一种应用于低供电电压低相位噪声锁相环系统的低电流失配的电荷泵电路。仿真结果表明,输出电压0．4V～1．3V范围内。电荷泵上下电流失配小于1％,满足低供电电压锁相环系统对电荷泵的要求。电路采用中芯国际0．18μm标准数字工艺参数仿真。     

基于三态鉴频鉴相器的锁相环设计

为了给混频器模块提供合适的固定本振信号,采用三态鉴频/鉴相器和有源环路滤波器,设计了2.56GHz的锁相环电路,给出了一种差分有源环路滤波器的设计方法,经制作PCB板验证,单边带相位噪声达到了预期的指标。     

基于集成锁相环的BPSK调制器设计与实现

全集成锁相环芯片目前在射频电路中应用很广泛.以集成锁相环ADF4360-8为本振,以双平衡混频器为调制器,实现了220 MHz载波的BPSK调制.在设计中以对影响本振相位噪声高低的主要因素的分析为基础进行电路的设计.为获得更低的相位噪声,在对影响本振相噪关键因素分析的基础上进行电路的设计.完成硬件工作后,使用专用仪器对相噪、BPSK调制EVM等指标进行了测试.测试数据表明采用全集成锁相环的方案达到了设计输入的要求.     

一种基于多环锁相环结构的本振电路

本文介绍了一种基于多环锁相环结构的本振电路设计方法,并对各个锁相环分别作了介绍,并结合实际提出了设计中应注意的问题。     

一种高性能双锁相环的设计

锁相频率合成是间接频率合成的一种,它是一个基于相位比较的负反馈控制系统。但是,由于传统锁相环中只有1个VCO,而普通的VCO不具有跨倍频程的变频范围,这使得只有一个VCO的PLL输出频率范围受到限制。本文给出了一种高性能双锁相环系统的设计。可输出宽频段、低相噪的本振信号。结果表明,这个电路不仅满足了指标要求,还符合批量生产的要求。为其他人进一步研究类似锁相环提供了不错的经验和参考。     

250 MHz 时钟产生电路中低抖动锁相环的仿真与设计

提出了一种基于行为级的锁相环(PLL)抖动仿真方法.分析了压控振荡器的相位噪声、电源和地噪声以及控制线纹波对输出抖动的影响.采用全摆幅的差分环路振荡器、全反馈的缓冲器以及将环路滤波器的交流地连接到电源端等措施,减小了PLL的输出抖动.给出了一个采用1st silicon 0.25μm标准CMOS工艺设计的250 MHz时钟产生电路中低抖动锁相环的实例.在开关电源和电池供电2种情况下,10分频输出(25 MHz)的绝对抖动峰峰值分别为358 ps和250 ps.测试结果表明该行为级仿真方法可以较好地对PLL的输出抖动做出评估.     

高速SerDes电路中电荷泵锁相环的设计

面向高速串行接口应用,设计一款低噪声、快速锁定的高性能锁相环电路,作为5 Gbit· s-1数据率的SerDes发射芯片的时钟源。该设计通过锁存RESET方式增加延迟时间,以减小鉴频鉴相器的死区效应,降低锁相环整体电路的杂散;其压控振荡器采用4 bit二进制开关电容的方法,将输出频率划分为16个子频带,以获得较大的输出频率范围,同时又不增加压控振荡器的增益;在SMIC 55 nm工艺下完成锁相环电路版图设计,核心芯片面积为054 mm2。后仿真结果表明:输出频率覆盖46~56 GHz,1 MHz频偏处的相位噪声在-110 dBc·Hz-1 附近。测试结果显示,RMS 抖动和峰峰值抖动分别为287 ps和134 ps,整体电路功耗为37 mW。     

高阶锁相环非线性性能及其改善

用数值计算方法研究三阶锁相环的非线性性能及其改善途径，建立具有正弦鉴相特性的三阶锁相环的动态非线性微分方程，通过编制数值解程序，求出不同条件下的相轨迹和时间响应图，分析了电路参数和初始条件对三阶锁相环非线性性能的影响，并提出改善非线性性能的途径。     

电荷泵锁相环电路设计及其性能

锁相技术广泛应用于通信中的各个领域.在分析电荷泵锁相环电路非理想效应的基础上,对鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LPF)、压控振荡器(VCO)、分频器模块(FDM)进行了优化设计.在进行系统级设计时,建立了相应的行为模型,通过Simulink仿真验证,整个系统基于CMOS工艺实现,符合设计要求,性能优良.     

延迟锁相环的研究

本文简述了延迟锁相环的工作原理,介绍了环路的主要环节,如a—b变换,环路泸波器、VCo等,对特性曲线进行了定性和定量的分析,并将网络的主要技术指标:同步带、捕捉带、剩余相位差等,作了较准确的测量,从理论上对同步带和捕捉带进行了计算。