α-严格对角占优矩阵与SOR迭代法的收敛性定理

针对线性方程组的系数矩阵为α-严格对角占优矩阵和双α-链严格对角占优矩阵的情况,讨论了线性方程组求解时常用到的SOR迭代方法的收敛性,给出了迭代法收敛性定理,解决了以往估计迭代矩阵谱半径的问题.结果不仅适用于这两类矩阵,还适用于广义α-严格对角占优矩阵类.最后举例说明了所给结果的优越性.     

改进的JOR迭代法的收敛性定理

基于严格双α-对角占优的概念,针对线性方程组Ax=b在求解时常用的JOR迭代方法,给出了JOR迭代矩阵谱半径新的上界及迭代法的收敛性准则.该准则不仅适用于双严格对角占优矩阵类,还适用于严格双α-对角占优矩阵类,对相应迭代矩阵谱半径的估计也更精确,且扩大了JOR方法收敛参数的选取范围,并用数值例子说明了所给结果的优越性.     

广义对角占优矩阵的等价条件

广义对角占优矩阵在实际问题中具有广泛应用,但对该类矩阵的判别比较困难.设B为m阶无零元素的复矩阵,对B的比较矩阵A构造了1个迭代算法以及迭代终止准则,该算法的每一步迭代均得到1个正向量x（n））和占优行的序号集N0（n）.证明了该迭代能在小于m次内终止,然后利用最后一步迭代的结果n0（n）,导出了关于无零元素的广义对角占优矩阵和有零元素的广义对角占优的3个等价条件,推广了现有的结论,并利用数值算例,对结论的正确性和有效性进行了验证.     

关于线性互补问题的一个迭代算法

针对矩阵M为具有正主对角元素的严格对角占优矩阵的线性互补问题构造了一个迭代算法，证明了算法的全局收敛性，并给出了数值算例．     

嵌入式固态存储系统ECC算法的研究与实现

为提高差错检测和修正(ECC)校验编码的简洁性,从信息编码理论的角度,研究了一种基于Hamming编码方式的ECC方法. 通过在数据空间中构造多字节数据的信息矩阵,利用ECC编码方法,设计生成了ECC校验算法的系数矩阵,利用线性空间变换理论计算生成了纠错校验码,提出了一种简洁的、具有较强可计算性的基于ECC校验码的误码校验和定位算法,并给出在嵌入式固态存储器中进行纠错编码、校验和纠错的详细过程. 最后运用硬件编程语言VHDL 在Xilinx ISE的实验环境下成功实现了该检错纠错算法. 结果表明该算法可以检测出1 bit以及2 bit的读写错误,且可对1 bit错误进行修正.      

滑动矩形窗式的QC-LDPC码设计

提出了一种滑动矩形窗式QC-LDPC码的构造方法,该方法无需计算机搜索便能消除4环,然后根据矩形窗在全矩阵中的滑动将其覆盖的元素取出作为基校验矩阵的原始部分,得到的矩阵具有不同的扩展系数及结构,并通过去对角线法改进矩阵的度分布.仿真结果表明:该方法在误码性能损失不多的情况下,可实现码率、码长的灵活变化,提高了可用QC-LDPC码的范围,更适合于自适应传输系统.同时,校验矩阵采用准双对角线结构,其编码算法具有线性复杂度,便于硬件实现.     

一种围数为八的低密度校验码校验矩阵设计

提出了一种低密度校验（IDPC）码的规则校验矩阵设计算法．首先设计3个不同的子矩阵,每个子矩阵通过对单位矩阵进行不同的移位运算后组合生成,然后将这3个子矩阵组合生成所需要的低密度校验矩阵,最后利用文中提到的短环检验算法搜索出使得生成的校验矩阵四环数、六环数均为零的移位算子．用该校验矩阵所对应的生成矩阵对随机信息进行编码,AWGN信道下的仿真结果表明,具有逼近MacKay随机码的误码率性能．     

a-严格对角占优矩阵与SOR迭代法的收敛性定理

针对线性方程组的系数矩阵为 a-严格对角占优矩阵和双a -链严格对角占优矩阵的情况,讨论了线性方程组求解时常用到的SOR迭代方法的收敛性,给出了迭代法收敛性定理,解决了以往估计迭代矩阵谱半径的问题。结果不仅适用于这两类矩阵,还适用于广义 -严格对角占优矩阵类。最后举例说明了所给结果的优越性。     

非负不可约矩阵Perron根的一种迭代算法

非负矩阵Perron根的理论应用于很多领域,目前对Perron根的估计和计算提出了很多方法,其中较多使用对角相似变换方法,根据精度的需要求得Perron根的近似值.论文构造了一个新的对角矩阵,同样利用对角相似变换,得到一个新的迭代算法,并从理论上证明了其收敛性.最后,用数值例子验证了该算法的可行性.     

非负不可约矩阵Perron根的一种迭代算法

非负矩阵Perron根的理论应用于很多领域,目前对Perron根的估计和计算提出了很多方法,其中较多使用对角相似变换方法,根据精度的需要求得Perron根的近似值.论文构造了一个新的对角矩阵,同样利用对角相似变换,得到一个新的迭代算法,并从理论上证明了其收敛性.最后,用数值例子验证了该算法的可行性.     

非规则低密度奇偶校验码译码器的结构设计和优化

提出了一种通用的非规则低密度奇偶校验码译码器,可适用于通过单位阵准循环移位扩展构造的任意行重非规则LDPC码.该译码器通过调整译码存储单元的存储内容而节省了一个交织网络.同时,针对处理非规则LDPC码译码过程中由行列重差异所引起的流水冲突,提出了优化的插入空闲等待时钟周期方法以及预处理方法,有效地避免了流水冲突,从而保证了该译码器的高吞吐量以及译码性能.     

Multistep Linear Programming Approaches for Decoding Low-Density Parity-Check Codes

The problem of improving the performance of linear programming (LP) decoding of low-density parity-check (LDPC) codes is considered in this paper. A multistep linear programming (MLP) algorithm was developed for decoding LDPC codes that includes a slight increase in computational complexity. The MLP decoder adaptively adds new constraints which are compatible with a selected check node to refine the results when an error is reported by the original LP decoder. The MLP decoder result is shown to have the maximum-likelihood (ML) certificate property. Simulations with moderate block length LDPC codes suggest that the MLP decoder gives better performance than both the original LP decoder and the conventional sum-product (SP) decoder.     

基于FPGA的准循环LDPC码低时延译码器设计

针对准循环低密度奇偶校验码(LDPC码),提出一种基于FPGA的低延时译码器硬件实现结构. 该译码器基于最小和译码算法,充分利用FPGA的RAM存储结构及流水线运算方式提高译码吞吐量,降低译码时延. 该结构适用于大部分准循环LDPC码,且译码迭代一次只需约2倍缩放因子大小的时钟数量. 与非流水线译码结构相比,在不增加资源占有率的情况下,译码时延降低到原来的1/7.      

面向磁记录信道的原模图LDPC码译码器的FPGA设计

针对传统原模图低密度奇偶校验（low density parity check,LDPC）码在译码硬件实现中,由于采用随机扩展方式,导致数据拥塞和布线困难,继而产生译码延时和资源消耗的提高及吞吐量的下降问题,通过2步准循环扩展得到了适于硬件实现的码字结构,设计了一种面向磁记录信道的原模图LDPC码译码器。该译码器信息更新采用基于TDMP（turbo decoding message passing）分层译码的归一化Min-Sum算法使得译码器具有部分并行架构;同时为了降低译码时间及功耗,给出一种低资源消耗的提前终止迭代策略。硬件实现结果表明,该译码器的译码性能十分接近相应的浮点算法,在低资源消耗的前提下,工作频率可达183.9 MHz,吞吐量为63.3 Mbit/s,并可同时适用于多种原模图LDPC码。     

LDPC-SPC乘积码

提出了一种LDPC-SPC乘积码。该乘积码以低密度奇偶校验（low density parity check,LDPC）码为水平码,单奇偶校验（single parity check,SPC）码为垂直码。给出了LDPC-SPC乘积码的硬判决译码算法和软判决译码算法。利用这些译码算法,LDPC-SPC乘积码能够在不同的LDPC码字之间交换比特置信度信息,完成译码。仿真结果表明,以长度8064 bit,码率1/2的LDPC码为基础构造的LDPC-SPC乘积码,能够有效地降低该LDPC码的误码平层,并且在误码率为10-7时,乘积码取得了超过LDPC码0.3 dB的性能优势。     

基于矩阵分解的有限几何LDPC码的研究

随机构造的LDPC（low density parity check codes）码长的增加,所需存储空间过大,编码复杂度过高.针对该问题,研究了具有代数结构的有限几何LDPC码.基于有限域几何空间的点和线来构造校验矩阵,并通过矩阵行列分解得到不同码率、码长的非规则QC-LDPC码.该类LDPC码是准循环码,其编码复杂度与码长成线性关系,对应的Tanner图没有4环存在.仿真结果表明：MSK调制、AWGN信道条件下,该类码与类似参数的随机码相比较,当信道误码率为10-6时,译码增益约为0.05～0.15dB.     

面向连续变量量子密钥分发的多边型LDPC码设计与性能分析

为满足连续变量量子密钥分发(continuous-variable quantum key distribution, CV-QKD)应用场景中对高性能低密度奇偶校验(low density parity check, LDPC)码的需求,提出了针对一类具有3种边类型且部分变量节点度为1的多边型LDPC(multi-edge type LDPC, MET-LDPC)码的设计方法。通过掩模到需要的度分布的方式设计左上角矩阵;采用基于多路径外在信息度(extrinsic message degree,EMD)策略的渐进边增长(progressive edge growth, PEG)算法设计左下角矩阵;将各部分矩阵组合在一起完成MET-LDPC码的设计。仿真结果表明,采用掩模加PEG算法设计的MET-LDPC码比单独用PEG算法设计的MET-LDPC码性能更优。     

LDPC Decoder for CCSDS Code by Flipping Bits and Fetching Words

The well-known CCSDS(consultative committee for space data systems) LDPC(low density parity check) code for near-earth applications is discussed and used for a case study of Mc Eliece system. First, a data error is picked out with the CCSDS LDPC code. The problem with its generator matrix is illustrated and overcome by a shortened code with some middle code bits deleted. In correspondence, its parity check matrix is also revised with the new quasi-cyclic(QC)-LDPC code. Second, a fast decoding scheme for general QC-LDPC codes is proposed based on flipping bits and fetching words. Besides, a lightweight CCSDS LDPC code based Mc Eliece system can be set up with such codes. The repaired CCSDS LDPC code is supposed to be still useful for communications and storages, and the normalized decoding algorithm is also efficient for general QC-LDPC codes.     

基于QR码和SPC码的双广义LDPC码构造及性能研究

为了降低低密度奇偶校验(low-density parity check,LDPC)码的错误平层,使其满足移动高清视频传输的极低误比特率(bit error rate,BER)要求,构造了一种基于平方剩余(quadratic residue,QR)码和单奇偶校验(single parity check,SPC)码的双广义LDPC(doubly-generalized LDPC,D-GLDPC)码。所构造的D-GLDPC码克服了有限码长的LDPC码性能不佳的问题以及广义LDPC(generalized LDPC,GLDPC)码的码率损失问题。基于QR码构造了准循环低密度奇偶校验(quasi cyclic LDPC,QC-LDPC)码,以QR码和SPC码作为分量码来构造D-GLDPC码,采用后验概率(a posteriori probability,APP)译码算法简化D-GLDPC码的译码。仿真结果表明,D-GLDPC码相比同码长同码率的LDPC码,在错误比特率和译码收敛速度上有明显的性能提升。