EPON MAC层的研究及ONU MAC的FPGA实现

该文对千兆以太无源光网络(EPON)系统中的媒体接入控制层(MAC)进行了详细的研究，并采用内嵌CPU的FPGA芯片及嵌入式Linux实现了光网络单元(0NU)的MAC层功能，组成一个片上系统(SOC)．     

基于FPGA的以太网MAC子层协议设计实现

介绍了基于现场可编程门阵列(FPGA)的以太网MAC子层协议的硬件实现方法。硬件结构上由控制模块、发送模块和接收模块3个部分组成,发送模块和接收模块采用状态机控制数据发送和接收的过程,完成数据的封装、发送和接收功能。     

EPON交换芯片驱动程序的设计与实现

为使EPON交换芯片驱动程序能够在众多嵌入式操作系统间容易移植并保持其向上接口的稳定性以方便其程序的设计,提出了一种把驱动程序划分为三层的易移植设计方案．底层SAL屏蔽了操作系统的差异,API层使接口变得稳定并更方便使用,中间层DRV则是驱动的主体．同时说明了如何在嵌入式Linux操作系统中以内核模块的形式来设计和实现该驱动程序．     

PON网络下的多业务接入系统及接入方法

本文主要介绍了基于EPON的多业务接入系统中EPON+LAN、FTTO等方式方法,阐述了PON网络下的多业务接入系统在农村信息化的应用,并对PON网络发展做出分析,以供参考。     

基于FPGA的视觉导航小车设计与实现

视觉导航作为新兴起的技术,受众多研究者的青睐.设计了以现场可编程门列阵(FPGA)为控制核心的自主导航小车,采用一种新颖的自适应路径识别算法实现路径的识别与提取,并结合圆弧路线规划和控制策略完成小车的自主导航控制.自适应路径识别算法使导航小车可以适应多种光照和路面条件.测试结果表明,小车能够在不同光照条件下的实验室和露天田径跑道环境中实现较好的导航效果,在田径跑道上的导航测试中,小车的最高运行速度达到3.5 m/s.     

无源光网络中测距的实现方案

介绍了采用时分多址接入的无源光网络系统中测距技术的基本原理，提出一种测距实现方案，给出了用ＶＨＤＬ硬件描述语言实现测距的算法和结构，还给出了计算机模拟结果。     

波长分配策略对波分复用无源光网络接入性能的改善

介绍了波长共享的波分复用无源光网络系统模型。提出了基于帧的集中调度／最早可利用波长分配的接入方式，并求解出系统的稳态概率分布函数，数值计算结果表明，这种接入方式明显改善了系统的接入特性。     

基于波分多址的10 Gbit/sEPON的MAC层协议研究

提出了一种下行采用10 Gbit/s广播,上行采用1 Gbit/s波分多址的万兆以太无源光网络体系结构,该结构实际上下行为点对多点,上行为点对点.为解决该体系结构下的MAC(媒体接入控制)层协议控制问题,提出了一种协议模型.有别于IEEE标准802.3ah-2004的MPMC(多点MAC控制)子层,该模型提出了MWMC(多波长MAC控制)子层.给出了该结构下P2PE(点对点仿真)的实现方法,包括MWMC子层和调和层的扩展与修改以及10GBASE-R和1000BASE-X的物理层的扩展.通过点对点仿真可以使基于波分多址的万兆以太无源光网络在协议层面看起来就像上下行均采用点对点技术一样.     

一种新型混合WDM/TDM的无源光网络系统研究

在接入网中,用户数远多于波长数,因而波长资源非常宝贵,为此提出了波长共享WDM PON系统结构及 其媒质接入控制协议分析模型,研究了控制信道接入的要求。最后提出一种接入方案,该方案采用先到先服务的调度策略,控制信道随机接入。该方案实现简单,并能有效地安排传输。理论分析表明,在网络轻载时具有良好的 分组延时特性。该方案不仅增加了系统容量,而且能够容纳更多的光网络单元（ONU）便于光接入网从FTTC,FTTB 向FTTH发展。     

一种新型混合WDM/TDM的无源光网络系统研究

在接入网中,用户数远多于波长数,因而波长资源非常宝贵,为此提出了波长共享WDMPON系统结构及其媒质接入控制协议分析模型,研究了控制信道接入的要求。最后提出一种接入方案,该方案采用先到先服务的调度策略,控制信道随机接入。该方案实现简单,并能有效地安排传输。理论分析表明,在网络轻载时具有良好的分组延时特性。该方案不仅增加了系统容量,而且能够容纳更多的光网络单元(ONU),便于光接入网从FTTC,FTTB向FTTH发展。     

基于FPGA的以太网MAC控制器的设计

作为以太网技术的核心,MAC层协议是数据帧收发的基础,负责上层数据和物理层比特流的封装和解封、流量控制和校验检测等功能。介绍了10M/100M以太网MAC控制器的设计,主要实现了半双工模式下CSMA/CD协议、全双工模式下Pause帧的收发,以及对物理层芯片中寄存器的读写访问,整个设计采用VHDL语言实现,在Xilinx Spartan 3E开发板上验证。     

实时视频SDRAM控制器的FPGA设计与实现

描述了一种1024×768高分辨率实时视频图像数据处理的方法。由于高分辨率的视频流数据量大,又要进行实时显示,对于这样大的数据量必定要求大容量存储器来进行缓存; SDRAM存储量大,价格低廉,非常适于本系统。分析了设计中所用的SDRAM性能、特点,给出了SDRAM初始化方式及其相应的模式设置值,并根据本设计的实际情况对SDRAM状态机进行了简化,给出了一种相对容易实现的SDRAM状态机。为了实现快速实时的视频传输数据,使用了两片SDRAM进行读写切换,以写满写SDRAM为切换的标志,这样保证图像数据实时显示。并在相应的硬件电路上做了彩条实验,证明控制器操作的可行性。     

一种CCD图像相关处理系统的FPGA+DSP实现

在卫星观测系统中,CCD相机对高精度图像实时跟踪时,为得到高信噪比高分辨率的图像,必须对图像进行实时相关处理.而现有软件实现速度不高,不能实现其实时性.本文在分析图像相关处理快速算法的基础上,使用Altera的Quartus Ⅱ软件,完成了其中的核心模块--FFT算法的硬件实现,提高了处理速度;并运用DSP处理器,设计了一个基于FPGA的实时数字图像处理系统.文中给出了系统的硬件电路和软件算法模块.仿真和调试结果表明:用FPGA与高速数字信号处理算法的结合,可以满足系统对图像进行实时处理的要求.     

基于FPGA的基-16FFT模块的实现

阐述了采用Alter公司的StratixⅡ系列FPGA设计高速FFT处理器的实现方法及技巧;充分利用其芯片的硬件资源,减少复杂逻辑,采用流水方式对复数数据实现了FFT运算;整个设计采用流水与并行方式尽量避免“瓶颈”的出现,提高系统时钟频率,达到高速处理;实验表明,此处理器既有专用ASIC电路的快速性,又有DSP器件灵活性的特点,适合用于高速数字信号处理。     

基于Hilbert变换的单边带调制系统

为解决单边带调制方法因在载波调制技术中难以实现而不被广泛应用的问题,对单边带调制方法进行了研究,提出了基于Hilbert正交变换的单边带调制算法,以及该算法的FPGA(Field Programmable Gate Arrays)实现。建立了Matlab的系统分析模型,采用DSP Builder设计了单边带调制程序,并通过Modelsim对该程序进行了仿真,得到了理想的单边带调制的波形。仿真结果表明,100阶有限冲击响应滤波器可以理想地逼近Hilbert变换器。该算法共占用了15%的FPGA系统资源,有效降低了使用成本,并且在声频定向扬声器中获得了实际应用。     

实时视频SDRAM控制器的FPGA设计与实现

描述了一种1024×768高分辨率实时视频图像数据处理的方法。由于高分辨率的视频流数据量大,又要进行实时显示,对于这样大的数据量必定要求大容量存储器来进行缓存;SDRAM存储量大,价格低廉,非常适于本系统。分析了设计中所用的SDRAM性能、特点,给出了SDRAM初始化方式及其相应的模式设置值,并根据本设计的实际情况对SDRAM状态机进行了简化,给出了一种相对容易实现的SDRAM状态机。为了实现快速实时的视频传输数据,使用了两片SDRAM进行读写切换,以写满写SDRAM为切换的标志,这样保证图像数据实时显示。并在相应的硬件电路上做了彩条实验,证明控制器操作的可行性。     

全数字式前馈AGC设计与FPGA实现

为了解决抗干扰导航接收机中数字干扰对消结果的动态范围过大问题,提出一种新的全数字式前馈自动增益控制(AGC)算法.研究了算法中各个参数的设置方法,并指出现场可编程门阵列(FPGA)实现技巧.仿真实验结果表明,对于不同有效位数的输入数据,只需经过一步增益调节就可使输出达到期望的取值范围;而实现时对增益控制因子精度的选择,将影响AGC输出信号的平均幅度.     

重模多项式乘法在FPGA上的实现

为降低基于重模多项式剩余类环矩阵的密码算法中乘法运算占用的硬件资源量,提出了一种剩余类环上乘法的流水线实现方法.该方法选用数模为216,多项武模为4次首一多项式的重模多项式剩余类环,对流水线设计进行了数学推导,给出了重模多项式剩余类环上可综合乘法模块和不可综合测试模块的Verilog HDL代码,并利用ModelSim软件进行仿真测试.测试结果表明,此方法不仅能够提高乘法运算的速度,而且将16位乘法器的数目从28个降到8个,大大降低了硬件资源消耗量,使得重模多项式剩余类环上矩阵乘法在一般的硬件电路中得以实现,为该类密码算法的推广和应用奠定了基础.     

基于FPGA的二维双向CFAR处理器的设计与实现

在雷达自适应检测中,一维恒虚警率（CFAR）处理器只能在单一维度进行目标检测.因此基于一维CFAR算法提出一种在现场可编程门阵列（FPGA）上实现的二维双向CFAR处理器结构.该结构同时考虑了距离维和多普勒维的检测信息,提高了检测精确度.该处理器支持CA、GO、SO、OSCA、OSGO、OSSO等6种CFAR检测算法可选,支持参考单元数量、保护单元数量、排序值、门限因子可配置,可在多种杂波环境下应用.实验结果表明,当信噪比为12 dB时,6种检测算法检测概率均在80%以上;该处理器的最大综合时钟频率为137 MHz,使用的逻辑单元远小于FPGA资源,可以满足工程实际应用要求.