基于FPGA自适应高速RS编译码器的IP核设计

针对IP核设计方法讨论了一种可动态配置编码方案的高吞吐率RS编译码器，该编译码器采用Euclid算法实现译码，编译码过程采用流水线结构提高速率，整个设计使用VHDL语言描述，并在Xilinx公司的Virtex系列上实现验证。     

基于FPGA的级联码译码器的设计与实现

介绍了一种基于FPGA的级联码译码器的设计及其实现,给出了其系统结构,该级联码由RS码、卷积码以及交织器构成。其中内码卷积码采用viterbi译码,由分支路径度量,加比选和幸存路径度量等几部分组成,交织器采用块交织,交织宽度为204,交织深度为4;外码RS码采用BM迭代算法,由伴随式的计算、关键方程的求解、钱控索和Forney算法等几部分组成。     

一种用于IP包差错控制的RS译码器及其FPGA实现

为了减少RS译码器所占用的现场可编程门阵列(FPGA)资源,研究了RS码的译码算法．提出了使用Actel公司的ProASIC——^PLUS系列芯片实现IP包差错控制系统中RS码的译码方案,采用码型RS(100,81)进行纠错,同时结合大运算量环节,描述了利用改进的BM算法实现译码功能的具体方案,该方案相对于传统的方案更能节约资源．实验表明,该译码器完成了IP包差错控制的要求,译码器输入码流速率可达30Mbit／s,最后介绍了ProASIC——^PLUS系列芯片的基本结构特点及用FPGA实现的关键技术。     

基于FPGA自适应高速RS编译码器的IP核设计

针对IP核设计方法讨论了一种可动态配置编码方案的高吞吐率RS编译码器<该编译码器采用Euclid 算法实现译码,编译码过程采用流水线结构提高速率。整个设计使用VHDL语言描述，并在Xilinx公司 的Virtex系列上实现验证。     

基于对偶基的比特并行算法实现RS编码

以DVB-C系统中的RS编码为例，参照Berlekamp比特串行乘法器，提出了一种基于对偶基的比特并行乘法器的方法来实现RS编码器，可以达到较高的吞吐率，从而可以采用FTGA／CPLD实现高速RS编码。     

基于对偶基的比特并行算法实现RS编码

以DVB-C系统中的RS编码为例,参照Berlekamp比特串行乘法器,提出了一种基于对偶基的比特并行乘法器的方法来实现RS编码器,可以达到较高的吞吐率,从而可以采用FPGA/CPLD实现高速RS编码.     

CMMB系统中RS编码器的实现

RS码是目前最有效、应用最为广泛的差错控制编码方式之一.CMMB系统中采用RS码作为信道编码的外码,既可以纠正数据信号传输中的随机错误,又可以纠正由于噪声等造成的突发错误.本文在分析CMMB系统中RS码编码原理的基础上,设计了一种基于FPGA的RS编码器,并重点分析了其中能够实现高速运算,且结构简单的的乘法器.     

基于FPGA实现的深空通信中Turbo码编译码器

研究了信道纠错编码Turbo码，并提出了利用FPGA实现Turbo码编译码的方法。编码采用了顺序输入，并行编码，顺序输出。译码选用Max-Log-MAP算法，针对该算法采用查表法实现交织，以提高交织速度，译码器内部采用并行级联调用，以减小译码延时。通过计算机模拟仿真表明。所设计实现的Turbo码其有良好的性能和实用价值。     

基于FPGA实现的深空通信中Turbo码编译码器

研究了信道纠错编码Turbo码,并提出了利用FPGA实现Turbo码编译码的方法$编码采用了顺序输入, 并行编码,顺序输出。译码选用Max-Log-MAP算法,针对该算法采用查表法实现交织,以提高交织速度,译码器 内部采用并行级联调用,以减小译码延时。通过计算机模拟仿真表明,所设计实现的Turbo码具有良好的性能和 实用价值。 关键词#深空通信%+,-./码%456$7/8$431算法%0123     

基于FPGA的RS译码器的设计与实现

采用改进型Berlekamp_Massey（RiBM）算法设计并实现了基于FPGA的符合DRM_DCP接口协议的RS（255,207）译码器,可实现对每个码字（255个码元）中不多于24个码元的错误进行纠正。此外,介绍了设计中所采用的一种层次化数字信号处理IP的设计流程,可有效的提高设计和验证的效率。     

用FPGA实现RS编码器

介绍了数字系统自上而下的设计思想以及FPOA和VHDL的基本特点,并根据RS编码器原理,按照自上而下的思想,利用VHDL在FPGA芯片上实现了RS编码器.     

用FPGA实现RS编码器

介绍了数字系统自上而下的设计思想以及 FPGA和 VHDL的基本特点 ,并根据 RS编码器原理 ,按照自上而下的思想 ,利用 VHDL 在 FPGA芯片上实现了 RS编码器     

基于CPLD/FPGA实现基带信号的编译码器

本文简单介绍了常用的基带传输码AMI码的编码规则,重点对AMI编码器和译码器的设计提供建模的方案,并且在ALTERA公司EDA软件Max plusII的开发设计平台下,给出了部分VHDL源程序及时序仿真波形。实验证明:可以实现基带信号的编译码器。     

一种基于LCC算法的新型RS码译码器

相比于传统的硬判决译码算法,RS码软判决译码算法能够获得更大的编码增益,但硬件实现较为复杂. 针对这一问题,本文在LCC软判决译码算法的基础上提出了一种改进型校验子算法,可在不影响译码性能的前提下大幅降低硬件复杂度. 仿真结果表明,本文设计的RS(255, 239)码η=3译码器,在BPSK调制下通过AWGN信道,相比于现有基于校验子的RS码译码器结构,硬件资源消耗减少20%. 采用SMIC 0.18 μm CMOS工艺实现,芯片面积仅为0.81 mm2.      

基于FPGA的Turbo码译码器设计与实现

对Turbo码的Log-MAP译码算法进行了研究,引入滑动窗技术对Log-MAP译码算法进行了优化,并设计了适合硬件实现的流水线结构的译码器。结合3G标准规定的数据速率,对译码器和交织器进行硬件电路的设计和FPGA实现。仿真结果表明所设计的电路在译码性能和延迟方面满足实际要求,具有一定的实用价值。     

一种RS(15,9)译码器的FPGA实现

提出一种基于新的域内乘法器的RS(15,9)译码器FPGA解决方案,通过设计合理的流水线和模块化结构,使得此译码器具有实时处理的能力。根据域内乘法的特点,导出域内乘法器的等效按比特与异或逻辑运算形式。FPGA内部有大量的逻辑资源,利用这些逻辑实现的域内乘法器可以工作在更高的频率。将域内除法分解为乘法和求逆两部分,其中求逆运算采用查表法,充分利用FPGA内部SLICE的寄存器资源。仿真表明此译码器可以应用于对处理速度要求苛刻的场合,并且具有实时译码的能力。     

大气激光通信系统中基于RiBM算法的RS译码器的设计与实现

根据某大气激光通信系统的需求,提出了一种基于RiBM算法的RS(31,19)译码器,最终完成该译码器的设计与实现;译码器采用流水线结构,关键方程求解采用RiBM算法,译码速率能达到155Mb/s;测试结果表明译码系统性能优良,能满足系统译码的要求。     

一种迭代方法的RS喷泉码的编译码算法

数字喷泉编码可以解决类似广播通信等应用中因为重发带来的效率下降和时延增加等问题,而Reed-Solo-mon编码(RS码)在理论上可以作为数字喷泉码使用,但是传统的RS译码算法太过复杂,针对这个问题,提出了RS数字喷泉码的编码方案,给出了RS数字喷泉码的迭代译码算法,与传统RS译码方案相比,该方案运算量小,译码延时降低明显.仿真结果表明,采用RS数字喷泉码的系统能够明显地降低数据包的发送数量,提高系统效率.     

基于ME算法的RS译码器的原理和FPGA实现

RS（Reed—Solomon）码是具有很强纠错能力的线性分组码,广泛应用于各种通信和存储系统中。文中设计的译码器采用修正的欧几里德算法（MEA）,并在实现中采用公共项提取算法有效地优化了乘法器,以迭代、复用等方法降低了RS码译码硬件实现的复杂度。并用Verilog-HDL语言实现了RS（255,239）码的译码器各个模块的功能。