基于FPGA的快速均匀分布随机数发生器

随机数广泛应用于信息论、控制论、排队论、可靠性理论及人工智能等领域,利用FPGA的高效性、稳定性来产生均匀随机序列的方法为系统设计或测试带来了极大的便利.本文在原有算法基础上结合同余法及Lag Fibonaicc序列的特点,构建了一个快速高质量的均匀分布随机数发生器.实验研究证明随机数发生器具有良好的随机特性及均匀性.     

一种基于Galois环振的真随机数发生器设计

本文提出了一种基于Galois环振的真随机数发生器设计方法。为了改善随机性,采用了合理的采集手段和后处理方式。该方案采用纯数字电路设计,功耗较低,集成度较高,便于实现。最后基于真随机数测试标准AIS31,对实际设计的真随机数发生器进行了评测,实验结果表明,本设计符合AIS31的测试要求。     

一种改进的用于FPGA的快速数字锁相环电路设计

设计了一种可以用于FPGA的数字锁相环的集成电路结构.传统的快速逼近设计方法因仅采用单层次的设计架构,会面临延迟单元数目与精度的矛盾,从而需要消耗大量的逻辑资源及面积.新设计创新性地采用多层次延迟链的结构,分粗、细、微调3级逐次进行延迟补偿.近似于采用多位数(这里相当于3位八进制)代替单一位数来代表延迟大小,与传统的单层次数字锁相环技术相比大大地减少了延迟链数目及设计面积,仅相当于同样工艺和设计要求下传统数字锁相环技术延迟单元数目的1/10,及面积的1/2.该结构可实现20~200 MHz频率范围并且设计精度可达到100 ps.     

一种应用于智能卡的真随机数产生器的研究与设计

本文论述了一种应用于智能卡上的片上真随机数产生器。此真随机数产生器包含两个完全相同的振荡器,用其中一个振荡器对另外一个进行采样,利用振荡器采样过程中抖动导致的不确定性来产生随机源。针对非接触智能卡的特殊要求,电路设计中采用了低功耗和抗电源扰动设计。测试结果表明:真随机数产生器在速率达到1MS/s的情况下,通过了所有的真随机数标准统计NIST测试。该真随机数产生器采用SMIC 0.18μm CMOS 2P4M工艺实现,在1.8V标准供电下的功耗是0.028mW,芯片的面积为0.003mm2。     

基于FPGA高精度信号相位差设计

在导航定位、精确制导中,脉冲参数测量是至关重要的信息.针对高精度、实时脉冲参数测量要求,采用现场可编程门阵列(FPGA)对脉冲参数信号相位差进行测量.相比较于离散傅里叶变换(DFT)和全相位快速傅里叶变换(FFT)等方法,可用于多通道处理,可扩展成阵列,具有很强的实时处理能力,系统处理精度高,适用性广.     

一种低复杂度数字互相关器的设计及其FPGA实现

为探求信号处理中普遍存在的未知信息与已知信息相似性,设计了一种数字互相关器并用现场可编程门阵列(FPGA)构建.采用加法器级联RAM实现乘积的随加随存,多时钟控制时序,低速时钟复位高速计数器以及设定时钟占空比等.该方法节约乘法器,仿真结果表明16点复数的互相关运算仅用178个LE(Logic El-ements)和662个MB(Memory Bits),节省了硬件资源,降低了复杂度.     

一种基于FPGA的互相关函数加速器设计

为了实现实时高性能目标识别,设计了一种基于FPGA的互相关函数加速器.通过合理的硬件设计与逻辑复用,使互相关函数计算速度得到提升.实验结果表明,加速器可以高速完成互相关函数计算,满足实时高分辨率图像目标识别系统的需求.     

一种基于比较器共模模式的真随机数发生器设计方案

通过对比较器共模工作模式和热噪声模型的研究,本文提出了一种可自适应匹配的真随机数发生器(TRNG)设计方案.该方案利用CMOS开关将热噪声反相器环形连接,实现输出电压收敛并保持在亚稳态电位.亚稳态下反相器输出节点热噪声与共模模式下比较器热噪声相叠加,由灵敏放大器转化为逻辑1或逻辑0,再经采样生成随机序列.反馈单元根据输出序列的偏向性对灵敏放大器进行自适应调节实现校准功能.所设计的电路采用SMIC 55nm CMOS工艺实现,仿真结果表明TRNG在5个工艺角下(tt,ss,ff,sf,fs)均能正常工作,最大输出速率可达1GHz,能耗为0.426pJ/bit.输出的随机序列通过NIST-SP 800-22测试.     

一种基于FPGA的低功耗、容错状态机设计方法

针对FPGA(Field Programmable Gate Array)在航空航天领域应用面临的可靠性和功耗问题,提出了一种适于FPGA实现的低功耗、容错有限状态机设计方法.该方法与传统FPGA中实现状态机占用布线资源、查找表、寄存器等资源的思想不同,它将状态机映射到FPGA内嵌块RAM,同时采用两块RAM构成双模冗余结构,通过比较两块RAM输出数据的一致性确定RAM中数据出错的情况,并结合奇偶校验进行检错与纠错.实验结果表明:与经典的三模冗余方法相比,该方法有更低的功耗和更高的可靠性,并能对一位错误实现在线纠错.     

一种基于FPGA的DES加密算法实现

讨论了一种基于现场可编程门阵列(FPGA)的数据加密标准算法实现.采取资源优先方案,在轮函数内部设置3级流水线,提高了整体处理速度;在FPGA上实现密钥轮函数和密钥变换函数,减少了相邻流水线级间的逻辑复杂度;采用ROM实现了S盒的变换功能,减少了程序对编译器的依赖性.本方法代码效率高,占用系统资源少,极大地提高了算法的整体性能,其设计已经在Xilinx XC2S100e芯片上得到了实现.     

基于量子元胞自动机的真随机数发生器设计

量子元胞自动机(quantum-dot cellular automata,QCA)是一种典型的纳米器件,有望成为VLSI设计中CMOS晶体管的替代者.文章基于QCA的内禀属性,以QCA交叉耦合结构为理论依据,设计一种真随机数发生器(true random number generator,TRNG),从基础单元的设计...     

一种新的随机数发生器的研究与改进

基于Mersenne Twister发生器,提出了一种新的随机数发生器:先对MT递推式进行改进,再将得到的发生器与线性同余发生器进行组合.得到的新随机数序列具有更优越的统计性质,其周期与MT相同,在实际问题的计算中可认为是无穷长,能有效地满足Monte Carlo模拟的计算要求.     

基于FPGA的任意分布高速伪随机数发生器

在FPGA上通过并行线性反馈移位寄存器实现高速均匀分布伪随机数,并且采用适合FPGA处理的“接受拒绝”的方法使输出满足用户指定的任意分布．伪随机数发生器结构简单,无需FPGA内嵌DSP模块,适用于各种类型FPGA上实现．     

用于虚拟可重构结构的随机数产生算法研究

为了提高虚拟可重构结构中演化算法的性能,研究随机数质量对算法收敛速度的影响.对比测试了四种不同的随机数产生方法:线性反馈移位寄存器、多重线性反馈移位寄存器、细胞自动机和多重细胞自动机.通过演化2-bit乘法器、2-bit加法器和4-bit奇偶校验函数,对比了4种随机数产生算法的性能.实验结果表明,LFSR算法的性能在演化成功率、演化速度上优于其他随机数产生算法.     

基于FPGA的可配置伪随机序列发生器的设计与实现

 设计实现了一种数据率可调,m序列级数可配置的伪随机序列发生器.该设计在线性反馈移位寄存器基础上,通过线性反馈函数来产生模最长的m序列,并利用FPGA的可重构性与灵活性,采用硬件描述语言VHDL进行设计,使用Quartus Ⅱ 8.0进行综合布线,最终适配到DE2开发板用示波器等设备进行了测试.系统设计具有结构简单、安全性高、运行速度快、灵活性强,可被广泛应用于网络、通信、信息安全等领域.     

基于FPGA的脉冲发生器波形模块设计

基于FPGA具有高速可编程且其集成度高,功耗低、性能优秀且价格低廉、稳定性好的优点,外加一个可编程延时芯片来设计一个高精度脉冲发生器波形模块。利用VerilogHDL编写模块,用QuartusII进行仿真验证。     

基于FPGA的波形发生器的设计与实现

以嵌入式微处理器软核NIOSⅡ为核心, 将微处理器、总线、数字频率合成器(DDS)、存储器、I/O接口等硬件设备集中在一片FPGA上.创建一个SOPC系统.通过软件编程实现不同频率,不同相位的波形.SoC系统的构建是利用Ahera的设计工具Quartus Ⅱ并结合Verilog-HDL语言,采用硬件编程的方法进行实现的.通过实验验证.本系统达到了预定的要求, 并证明了采用软硬件结合,利用DDS技术实现函数波形发生器的方法是可行的.     

基于FPGA的三相电源发生器的研制

利用FPGA器件以及辅助电路实现了57 V,50 Hz实时三相电源的产生,并在QUARTUS II 环境下进行了功能仿真,通过DE2开发平台验证了波形的光滑度以及稳定度。系统的设计采用模块化设计思想,分为信号发生模块、PWM模块以及必要的外围电路。与类似产品相比,该系统功能强大,体积缩小,工作灵活性和抗干扰能力相对较高,可为工业应用中的许多实验场合提供方便的实验电源。     

基于FPGA的DDS信号源设计与实现

利用DDS和FPGA技术设计一种信号发生器.介绍了该信号发生器的工作原理、设计思路及实现方法.在FPGA器件上实现了基于DDS技术的信号源,并可通过键盘控制其输出波形的各种参数,频率可控范围为100 Hz～10 MHz,频率调节步进为100 Hz,频率转换时间为25 ns.