一种有效降低扫描结构测试功耗的方法

提出了一种有效降低扫描测试功耗的设计方案.通过增加逻辑门结构来控制测试向量移入阶段扫描链上触发器翻转向组合逻辑电路的传播.同时,设计了时序优化算法以保持电路其他性能不发生大的改变.实验结果显示:通过采用ISCAS89基准测试程序进行分析,优化前无用动态功耗值约占总功耗的19.84%,优化后整体测试功耗降低约23%,有效地降低了无用动态功耗,并且此方案容易在已有的设计流程里实现.     

采用时钟屏蔽策略降低测试功耗

为了降低每时钟周期的平均及峰值功耗,在两级扫描结构基础之上提出时钟屏蔽及它的改进策略。利用测试激励压缩条件和测试响应压缩条件对电路进行划分,在每个时钟周期激活子电路的方法来降低峰值。实验结果表明:采用改进策略测试的总功耗平均降低到全扫描的0.39%,峰值功耗平均降低到全扫描的16.26%,捕获阶段的峰值平均降低到全扫描的10.97%。从结果可以看出,采用多级时钟屏蔽策略进行电路测试,与传统的全扫描测试方法相比,测试功耗及其他影响扫描测试代价的参数均有明显的降低。     

采用时钟屏蔽策略降低测试功耗

为了降低每时钟周期的平均及峰值功耗,在两级扫描结构基础之上提出时钟屏蔽及它的改进策略。利用测试激励压缩条件和测试响应压缩条件对电路进行划分,在每个时钟周期激活子电路的方法来降低峰值。实验结果表明:采用改进策略测试的总功耗平均降低到全扫描的0.39%,峰值功耗平均降低到全扫描的16.26%,捕获阶段的峰值平均降低到全扫描的10.97%。从结果可以看出,采用多级时钟屏蔽策略进行电路测试,与传统的全扫描测试方法相比,测试功耗及其他影响扫描测试代价的参数均有明显的降低。     

基于a-IGZO TFTs的低功耗D触发器设计

设计了一个基于Pseudo-CMOS逻辑门的低功耗异步复位D触发器电路.该D触发器全部由n型a-IGZO TFTs(薄膜晶体管)构成,采用动态负载替代Pseudo-CMOS拓扑中的二极管连接负载,通过减少电路导通的概率来降低静态功耗.电路的输出级为锁存器,通过反馈通路减少由动态负载造成的输出摆幅降低对延迟的影响.将该D触发器应用于环行移位寄存器的设计中,结果表明,该触发器电路可有效降低或非门逻辑电路中的静态功耗.     

故障攻击硬件仿真中低成本电路状态控制方法

为了解决基于FPGA的故障注入攻击仿真中,由于使用全扫描方法处理待测电路造成的逻辑资源消耗大的问题,提出一种用部分扫描电路实现电路状态完全可控的方法,即在任何时刻都可以改变电路中所有触发器的值,模拟故障注入攻击,进而在设计阶段对集成电路的安全性进行早期评估。将电路抽象为图,扩展平衡结构部分扫描测试方法,通过扫描触发器选择和触发器使能添加实现对所有触发器的同时控制。采用SAT可满足性算法,基于电路逻辑产生故障测试矢量集,实现故障注入仿真。结果表明,相较于全扫描电路,部分扫描方法以新增少量输入端口为代价,平均减少28.04%的扫描触发器,进而降低故障注入攻击硬件仿真的逻辑资源消耗。     

布线约束下的低功耗扫描测试

分析了扫描测试过程中功耗产生的原因,研究了扫描触发器跳变对内部组合逻辑锥的影响,并对其进行建模,将计算得到的影响函数值作为扫描链重排序的依据.然后,基于扫描链结构的特殊性,分析了布线约束对扫描链重新排序的影响,并将布线约束简化,提出了一种同时兼顾低功耗和布线约束的算法.该算法不需要迭代,通过一次运行即可得到扫描链重排序的结果,在保证后端设计可行性的前提下,尽可能减少了高影响值扫描单元上的跳变次数,实现了对扫描测试功耗的优化.基于电路测试算例以及ISCAS89基准电路集中的电路s298和s5378,进行了仿真实验,结果表明:所提算法可以使扫描测试功耗降低12%,对故障覆盖率以及测试时间没有任何影响,而且不需要任何硬件开销,可应用于芯片的量产测试.     

一种基于改进RAS架构的SOC测试方法

为了同时解决目前SOC测试工作中面临的测试数据量、测试功耗、测试时间三方面的难题,提出一种基于random access scan架构的SOC测试方法.该方法通过改进扫描单元的结构,减少了硬件开销,同时利用列地址信号来控制测试过程,减少测试数据量和测试时间.在ISCAS'89基准电路上进行的实验表明,该方法与传统的串行扫描技术相比,平均数据压缩率可以达到55%,测试速度提升2倍以上,同时,其测试的平均功耗几乎可以忽略不计.     

SET-MOS混合结构的触发器设计及应用

基于SET-MOS混合结构的或非门构建了基本RS触发器和主从式D触发器,对所设计的新型触发器电路进行了分析研究,并将其应用到寄存器和移位寄存器电路.利用SPICE对所设计的触发器电路进行仿真验证,仿真结果表明电路运行良好.该新型触发器电路与SET实现的电路相比,具有更高的驱动能力;与传统CMOS电路相比,电路的功耗仅为10-10 W的数量级.     

基于随机访问扫描的低功耗确定性测试方案

大规模高密度的集成电路在测试中面临着测试数据量大、测试时间长和测试功耗高的问题.为此提出了一种基于随机访问扫描(random access scan,RAS)的混合模式测试体系结构,该测试方法先通过自动测试模式生成一个确定测试集,再将确定测试集嵌入片上生成的测试序列中进行确定性测试.测试分两个阶段进行,第一阶段利用块固定折叠计数器生成的具有块固定特征的测试模式序列,测试电路中的大部分故障;第二阶段,通过位跳变方法生成确定测试模式,测试剩余的难测故障.在ISCAS-89基准电路上的实验结果表明,该方案不仅减少了测试存储量和测试时间,而且有效地降低了测试功耗.     

一种低功耗低成本测试图形的生成方法

针对半导体器件特征尺寸小、集成电路集成度和复杂度高导致的芯片测试功耗高、面积开销和测试数据量大等问题,提出了一种带广播结构的低功耗低成本内建自测试的测试图形生成方法,给出了硬件实现方式和测试方案。首先,该方法通过一个异或网络将线性反馈移位寄存器(LFSR)结构和Johnson计数器相结合,产生具有多维单输入跳变(MSIC)特性的测试向量;然后,通过复用测试生成结构,广播电路将测试向量扩展为能够填充更多扫描链的基于广播的多维单输入跳变(BMSIC)测试图形,从而减小了测试图形生成电路的面积开销;最后,以ISCAS’89系列中较大的5款电路为对象实验,结果表明,与MSIC测试生成电路相比,BMSIC测试图形生成方法可在确保低功耗高故障覆盖率基础上,减小50%左右的电路面积开销。     

一种忆阻扫描触发器设计

基于惠普公司的忆阻器模型,提出一种可支持断电模式的选择扫描触发器电路.数据可以从主从触发器中被传输存储到忆阻器中,在触发器被断电期间,忆阻器一直保持该数据.当扫描触发器处于唤醒时刻,忆阻器所保持的数据可以被控制回传到主从触发器中.采用惠普公司提供的忆阻器模拟电路仿真模型进行仿真验证,仿真数据及波形表明,该电路可以满足集成电路的低功耗扫描测试需求.     

改进的扫描森林测试结构

为了降低可测试性设计的面积开销和布线难度,提出了扫描森林结构的重组策略;为了避免故障屏蔽,提出了基于电路结构信息的异或树构造策略。将以上策略应用于ISCA S89和ITC 99基准电路,其中电路s38584的叶结点数由1 318降低到120,被屏蔽故障数由1 376降低到0。实验结果表明:改进的扫描森林测试结构保持了原结构在降低测试时间、测试功耗和测试数据量方面的优势,同时降低了面积开销和布线难度,避免了故障屏蔽。     

基于GND采样技术的逐次逼近型模数转换器设计

针对柔性压阻式压力传感器输出信号数字化对功耗和面积的要求，设计了一款低功耗逐次逼近型（SAR）模数转换器（ADC）.电路采用了基于GND采样的单调开关切换方案降低DAC开关能耗，并使用了分段电容阵列，在进一步降低切换功耗的同时，还缩减了整体电路的面积开销.此外，电路还设计了两级预放大器来降低动态比较器的噪声和失调，采用动态元件匹配技术（DEM）来提高ADC的线性度.在 1P6M CMOS工艺下实现了该ADC的电路设计和版图绘制，芯片内核面积约，在1.8 V的电源电压下功耗为.流片测试结果显示：SAR ADC在250 kHz的采样率下以11 bit输出时，信噪失真比SNDR为65.0 dB，有效位数ENOB为10.51 bit.     

基于时钟控制技术的低功耗三值D触发器设计

提出一种低功耗的基于时钟控制技术的三值D触发器(CG-TDFF)。CG-TDFF通过在电路中嵌入时钟控制技术,在输入信号不发生改变时抑制时钟链以减少触发器内部节点的冗余跳变,从而有效地降低电路功耗。基于SMIC65 nm工艺的仿真结果表明,CG-TDFF具有正确的逻辑功能,低功耗特征明显,在开关活动性为10%时,功耗比参考电路下降最高达29.84%。     

时钟低摆幅三值双边沿低功耗触发器的设计

通过对各类多值触发器的研究,提出了一种反馈保持型时钟低摆幅三值双边沿低功耗新型触发器(Feedback Keeper Low-swing Clock Ternary Low-Power Double-Edge-Triggered Flip-Flop,FK-LSCTLPDFF)设计方案。该方案利用反馈保持避免电路因输入信号瞬间毛刺引起的错误翻转,利用时钟信号双边沿跳变敏感抑制冗余跳变,利用时钟低摆幅降低三值触发器功耗。该电路与三值单边沿触发器相比,在保持相同数据吞吐量的条件下,可使时钟信号的频率减半,从而降低整个电路的系统功耗。通过PSPCIE模拟,验证了所设计电路具有正确逻辑功能,低功耗特性明显。     

一种基于哑元的扩展相容性扫描树方法

尽管扩展相容性扫描树技术可以彻底地降低测试应用时间和平均测试功耗,扫描输出的个数却大大增加.这使得测试响应的数据量增加,从而为测试响应压缩带来困难.本文提出一种基于哑元的扩展相容性扫描树方法.在这种方法里,为了不破坏未移动的扫描单元之间的关系,在移动扫描单元时一些没有实际意义的扫描单元被加进来.此方法有效地降低了电路的扫描输出个数.从而降低了测试响应数据量,节省了许多数据压缩的硬件.实验结果展示了我们的方法在保持改进的扩展相容性方法的优点的同时,扫描输出的个数比原始的扩展相容性方法有显著的降低,对于ISCAS'89的部分电路,扫描输出的个数最大降低了26.0%.     

一种低功耗测试图形的生成方法

为解决测试图形生成电路功耗高、硬件开销大、故障检测难等问题,提出了一种用于内建自测试的低功耗测试图形生成方法。该方法将种子向量和SIC计数器生成向量进行运算,产生MSIC测试向量。通过设计一种可配置SIC计数器和种子生成电路,证明了该方法中任意的2个MSIC图形在任何情况下都是相异的。以国际基准测试电路ISCAS’89为对象,在nangate 45nm工艺上的仿真实验表明,基于该方法的测试生成电路的平均功耗占被测电路正常工作时平均功耗的1%～3%;与传统的伪随机测试生成电路相比,该测试生成电路的测试功耗降低了5.48%～66.86%,且其所生成的测试图形具有唯一性、低跳变等特性。     

一种基于电压控制的扫描测试功耗优化方法

提出了一种通过电压控制来实现扫描测试低功耗优化的方法(压控法).该方法主要采用插入门控晶体管来控制组合逻辑单元供电,从而有效地解决了在扫描测试移入过程中测试信号向组合逻辑的无用传播,由于组合逻辑的供电受到控制,因此压控法不仅有效降低了无用的动态功耗,同时也大大降低了由于供电所产生的漏电静态功耗.而且门控晶体管的插入对于...     

基于失配控制的非线性补偿带隙基准电路设计

在一阶线性补偿基准非线性温度特性分析基础上,提出了利用基准电路内部可控非线性失调电压实现高阶补偿的方法,即利用3路互偏结构代替传统基准电路中的2路自偏置结构,在宽温度范围内,理想状态下的基准温度系数相比一阶线性补偿明显降低.与其他类型的分段高阶补偿相比,基于失配补偿的带隙基准不仅结构简单,而且工艺稳定性更好.基于CSMC 0.18μmCMOS工艺完成了该基准电路的MPW验证,在-20～120℃温度范围内,基准温度系数的测试结果最低为6.2×10-6/℃.基于理论与实测结果误差产生原因的分析,提出了电阻修调以及面积功耗折中方面的改进措施.     

基于容忍单粒子效应的集成电路加固方法研究

针对现有容忍单粒子效应的锁存器结构无法同时容忍单粒子翻转(SEU)、单粒子瞬态(SET),以及未考虑电荷共享导致的双节点翻转(DNU)问题,提出一种高可靠性的同时容忍SEU、SET和DNU的锁存器加固结构SRDT-SET。基于空间和时间冗余原理,该锁存器结构采用了多个输入分离的施密特触发器来构建高可靠性数据存储反馈环,同时内嵌多个施密特触发器。HSPICE仿真结果表明,SRDT-SET锁存器结构能够从SEU中在线自恢复,容忍的SET脉冲宽度更宽,并且能够有效容忍DNU,功耗-延迟综合开销不大,有效增强了SET脉冲的过滤能力。