基于直接数字频率合成器的高性能数字电视调谐器本振设计

讨论了数字电视调谐器本振相位噪声,在分析直接数字频率合成器（DDS）的原理及特点的基础上,提出了一种DDS与锁相环（PLL）混合电路用于调谐器本振的方法,应用该方法可使其在所用频率点上无相位截断噪声,从而使调谐器本振的相位噪声大大改善,实验证明,该方法是有效的。     

基于FPGA的正弦信号发生器的设计与实现

本文使用直接数字频率合成器(DDS)设计和实现正弦信号发生器,并用VHDL硬件语言描述,以Altera Cyclone FPGA EP1C3T144C8作为硬件载体,配合锁相环和高速DAC TH5565芯片实现了正弦信号发生器.     

正交DDS信号单边带上变频调制

基于正交上变步调制原理,针对DDS（真接数字频率合成）激励PLL（锁相环）频率合成器的某些不足提出了一种频率信号生成的新方法,该方法在微波频段保持了DDS的所有特性,不仅克服了由于DDS激励PLL频率合成器所产生的DDS性能弱化及相位噪声增大的缺点,也抑制了在混频器中上变频所带来的双边带中的无用边带。同时因使用AD8346正交调制芯片与AD9854 DDS芯片,使得设计变得经济、简单易行。     

C波段数字锁相频率合成器的设计

介绍了一种C波段频率源的设计和实现方法.采用数字锁相环技术实现了C波段锁相频率合成器,其输出频率为6.4 GHz,功率大于10 dBm,相位噪声优于-74.1 dBc/Hz@1kHz.该频率合成器满足设计目标,可用广泛用于各种通信和测试设备中.     

基于MC145159的PLL频率合成器设计与实现

介绍了锁相环路频率合成器的基本原理,分析了集成锁相环芯片M C 145159的工作特性,给出了集成锁相环芯片M C 145159的一个应用实例,为高频频率合成器的设计提供了一个较好的思路.测试结果证明了设计的合理性与实用性,系统频率稳定度优于10-7.     

宽带接收机中取样合成器的设计

本文简要介绍了锁相环的基本原理,重点阐述了宽带接收机中取样环的设计及实现方法。     

一种低杂散可快速扩频的频率合成器的设计与实现

将DDS和PLL技术在频率合成方面的优缺点相结合,设计实现了低杂散、快变频、可数字扩频的频率合成器,其测试结果及频谱图均优于传统的PLL频率合成器或单纯的DDS频率合成器.     

直接数字频率合成器频谱分析

通过严格的数学推导，得到DDS输出信号的时域表达式和频谱表达式。不论DDS系统是否有相位截断，这些表达式均成产，为精确计算DDS的杂散抑制度提供了方便。     

钇铁石榴石振荡器的S波段频率综合器的设计

针对现代雷达系统以及一些精密测量仪器所需要的超宽带、微小步进、低相位噪声本振源的问题,提出了一种采用钇铁石榴石振荡器为主的锁相环内插直接数字频率合成器方案.实现了S波段2～4 GHz频率范围内微小步进频率源的研究与设计.实验表明：采用钇铁石榴石振荡器频率综合器的相位噪声与动态范围都优于采用一般压控振荡器的频率综合器.     

一种基于多环锁相环结构的本振电路

本文介绍了一种基于多环锁相环结构的本振电路设计方法,并对各个锁相环分别作了介绍,并结合实际提出了设计中应注意的问题。     

基于DVB-C的数字电视条件接收系统的设计与实现

针对我国数字电视广播的机卡分离产业政策,提出了一种基于智能卡条件接收接口（SCAI）的数字电视接收机（包括机顶盒和一体机）机卡分离技术。该技术不需要改变现有数字电视接收机的硬件配置,只需要在接收机中嵌入一个符合SCAI规范的条件接收软件插件就可以配合相应的条件接收智能卡实现条件接收功能,从而使得接收机成为与发射端特定条件接收系统无关的通用接收平台。该技术与国内外提出的基于PCMCIA卡或USB2．0卡的机卡分离方案相比,成本更低,实现更简洁。该技术方案也是我国数字电视广播的候选行业标准之一。     

全数字化锁相倍频器的设计

提出了一种高速、高精度、全数字化电路的锁相信频器的设计，该锁相倍频 器对于切换的输入信号能保证在两个周期内锁定。对于变频信号，其频率跟踪速度也 快。在环路中使用了单片机以对输入信号的频率变化进行预测，从而进一步提高其跟踪 精度。     

直接数字频率合成器频谱性能分析

对直接数字频率合成器DDS(Direct Digital Frequency Synthesizer)的频谱性能进行了相关分析．在DDS频谱性能量化理论基础上,从相位噪声以及非线性余弦函数映射两个方面对DDS输出信号频谱纯度性能优化．对于硬件结构以及相关参数均确定的DDS而言,其频谱特性将随着频率调节字FFTW的变化而变化．研究结果表明,若字长M为32bit,只需要计算出FFTW为2^0,2^1,…,2^31时所对应的信噪比SSNR值即可,取其中最小值来衡量DDS的频谱特性．基于上述量化方法,可以通过调节DDS系统中不同参数值或结构,计算它们对应的SSNR,从而得到最佳性能的设计方案．分别对相位截尾误差以及非理想SCMF产生的误差进行优化．为进一步提高DDS的频谱纯度,可以对非理想SCMF误差进行优化．通常SCMF由只读存储器查找表和插值算法组合而成．ROM表可以很容易取到相应角度对应的正余弦函数精确值,但是插值算法总会带来一定的运算误差．文中提出一种自动调节算法能够实现对非理想SCMF误差的优化．     

基于MC145156-2的PLL频率合成器设计与实现

介绍了锁相环路频率合成器的基本原理,分析了集成锁相环芯片MC145156-2的工作特性,并给出了集成锁相环芯片MC145156-2的一个应用实例.测试结果证明了设计的合理性与实用性,系统频率稳定度优于10~(-7).     

电荷泵锁相环设计方法研究

在归纳单端输出电流型电荷泵锁相环设计方法的基础上 ,给出单端输出电压型电荷泵锁相环的两种设计方法 :直接近似为电流型输出 ;串接电阻转换为电流型输出 .实验验证了其正确性 ,从而纠正了 Motorola公司设计方法的错误     

基于FPGA的多用信号源的设计与实现

鉴于传统多用信号源设计实现的外围电路过于复杂,应用EDA技术,以FPGA器件为棱心,用VHDL语言设计各功能模块,最后以原理图编辑方式完成顶层文件的信号源设计．信号源的实现表明,采用FPGA设计的信号源不仅可很容易地满足设计要求,而且外围电路简单．     

一个1.5V低相位噪声的高频率LC压控振荡器的设计

介绍了一种适用于DCC-1800系统的压控振荡器的设计,中心频率为3．6GHz．分析并比较了三种降低相位噪声的方法并进行了仿真验证,然后阐述了3．6GHz压控振荡器器件尺寸的优化分析．采用电感电容滤波技术降低相位噪声,在偏离中心频率600kHz处,仿真得到相位噪声为-117dBc／Hz,调谐范围达到26．7％．VCO电路在1．5V电压下工作,静态电流为6mA．     

低抖动高线性压控振荡器设计与仿真分析

设计一种应用于锁相环(PLL)电路的压控振荡器(VCO).该电路采用浮空电容结构,相对传统接地电容结构,可提高电容充放电幅值,减小时钟抖动.快速电平检测电路,使电路在未采用反馈和补偿的前提下,减小环路延时,从而实现高线性.电路采用CSMC 0.6 μm CMOS标准工艺库实现.仿真结果表明:振荡频率为0.79,24,30 MHz时的相位噪声达到-128,-122,-120 dBc·Hz^-1@1 MHz.通过调节外接电阻电容,使得电路在3~6 V电源电压下,输出100.0~3.0×10⁷ MHz的矩形波,电路兼具低相位噪声和高线性特性.     

数字型同步环的设计与CPLD实现

相位相干通信系统中,通常采用锁相环路来产生相干参考信号。传统的模拟型同步具有误差门限和步长固定的缺点。针对这些弊端,在传统模拟型同步环结构的基础上,提出了一种新的数字型设计方案,采用复杂可编程逻辑器件CPLD（Complex Programmable Logic Device),在Max plusⅡ环境下,利用AHDL语言实现了该设计方案。与传统设计相比,该设计具有可编程误差门限和可编程步长等优点。另外,使用CPLD设计,可以根据实际需要编程控制,大大增加了电路的灵活性。通过软件仿真验证,相位误差满足设计要求,具有一定的实用价值。