低压VDMOSFET的设计与研制

对击穿电压为60 V,导通电阻为10 mΩ VDMOSFET进行了优化设计.给出了外延层电阻率,外延层厚度,单胞尺寸等的优化设计方法和具体值.提出了多晶硅场板结构的终端理论和终端设计,使该器件既满足指标要求又能最低限度的降低成本.     

VDMOSFET参数优化设计软件编制

简要介绍了VDMOSFET的基本结构,并给出了器件的物理模型.从探索优化VDMOSFET电学参数的角度出发,利用Visual C 语言,编制了VDMOSFET参数优化设计软件,最后,给出了该软件的运行结果及实例讨论.此软件界面友好,操作简便,结果直观、准确,可大大缩短产品的设计周期.     

功率VDMOSFET外延层参数的优化选择

本文推导出外延层穿通击穿情况下均匀掺杂外延层电阻率和厚度的关系式,及使外延层理想比电阻ρW取最小值时电阻率和厚度的精确表达式。从比导通电阻最小的要求考虑,提出了优选外延层参数的方法,计算结果表明,此法优于传统方法和C.Hu方法,可使VDMOSFET的比导通电阻达到最小值。     

VDMOS功率器件的优化设计与研制

讨论了VDMOS功率器件的外延层结构,结终端技术,芯片背面多层金属化的优化设计理论与器件制造工艺技术;导出了BV_(DS)≥500V,I_(DS)≥IA的VDMOS外延层结构参数和终端结构模型与参数,给出了芯片背面多层金属化的工艺条件和制造VDMOS芯片的集成电路平面工艺流程.     

4H-SiC基半超结VDMOSFET单粒子烧毁效应

4H-SiC半超结垂直双扩散金属氧化物半导体场效应管(VDMOSFET)由于N型底部辅助层(NBAL)的引入,可以采用相对较小深宽比的超结结构,从而降低了制造工艺的成本与难度。利用器件仿真器Atlas建立了器件的二维仿真结构,对4H-SiC超结和半超结VDMOSFET的单粒子烧毁(SEB)效应进行了对比,随后研究了NBAL浓度变化对4H-SiC半超结VDMOSFET抗SEB能力的影响。结果表明,在相同漏电压下,NBAL导致半超结VDMOSFET在N-漂移区/N+衬底结处的电场峰值比超结VDMOSFET的电场峰值降低了27%。超结VDMOSFET的SEB阈值电压(VSEB)为920V,半超结VDMOSFET的VSEB为1 010V,半超结VDMOSFET的抗SEB能力提升了10%。随着NBAL浓度的逐渐增加,半超结VDMOSFET的抗SEB能力先增强后减弱,存在一个最优的NBAL浓度使其抗SEB能力最好。     

功率VDMOSFET与IGBT的最新结构与性能特点

综合评述了VDMOSFET(Vertical Double Diffused MOSFET)与IGBT(Insulated Gate Bipolar Transistor)的一般器件结构,分析比较了采用垂直沟槽栅极(Trench gate)新结构的功率VDMOSFET与IGBT的结构与性能特点.新结构的VDMOSFET与IGBT能有效地减少原胞尺寸和增加沟道密度,具有大电流,高电压,开关频率高,高可靠性,低损耗的特点.在性能上明显优于目前广泛使用的VDMOSFET和IGBT结构.     

500 V高压平面功率VDMOS场效应晶体管结构参数优化

击穿电压是VDMOS器件的重要构造参数之一,它和漏极最大电流IDMAX一同限制了该器件的运转范围.由于击穿电压的范围随功率器件运用范围的不同而出现较大差异,故本文利用Silvaco-TCAD的仿真平台对设定击穿电压为500 V的VDMOS进行结构参数设计与优化.首先对VDMOS设计出合适的外延层参数即外延层掺杂浓度NB和外延层厚度W_e;然后用ATHENA软件对VDMOS进行工艺仿真,得出结果:对VDMOS进行提取的各结构参数与预计相符;最后又通过ATLAS软件对VDMOS的转移特性,击穿特性及输出特性进行仿真,得到的阈值电压及击穿电压与所要求的数值吻合.因此,通过对500 V VDMOS结构参数的优化和改进,从而实现高性能VDMOS器件的高可靠性.     

VDMOSFET的最佳化设计研究(500V)

以正方形单胞为例,较系统地分析了VDMOSFET的特征导通电阻与结构参数之间的关系.重点讨论了N沟道VDMOSFET的P~-体扩散区结深X_(jp)-和栅氧化物厚度T_(ox)对器件特征导通电阻R_(onA)的影响.首次给出了多晶硅窗口区尺寸P_w和多晶区尺寸P_T的最佳化设计比例P_w/P_T与x_(jp)-和T_(ox)的关系.最后阐述了器件的最佳化设计思想.     

重掺衬底/轻掺硅外延层制备工艺研究

轻掺硅外延层/重掺衬底的过渡层结构、厚度均匀性、电阻率均匀性等关键参数与所制器件的性能密切相关.通常基于重掺衬底的轻掺硅外延层,电阻率比厚度数值至少会低一个数量级,可以有足够的反应时间攀升到稳定轻掺态.但在光电探测应用领域,所需外延层电阻率高于厚度数值2倍以上,并且要求电阻率、厚度参数控制精确,均匀性好、过渡层窄,晶格...     

VDMOSFET特征导通电阻实用物理模型

较系统地分析了正方形单胞结构VDMOSFET的特征导通电阻与结构参数间的关系.详细地介绍了一种新型实用的VDMOSFET的特征导通电阻的物理解析模型,并对模型给出的理论值与实验结果进行了比较,二者吻合得很好.     

VDMOSFET沟道区的研究

讨论了影响沟道长度及沟道的夹断区长度的因素，通过沟道区的优化促进了VDMOSFET性能的提高．     

VDMOSFET终端场板的设计考虑

对最基本的场板结构,通过理论推导,深入讨论了场板下氧化层厚度与击穿电压、氧化层玷污所带正电荷电量之间的关系;又给出了场板长度值与击穿电压和P*区结深之间的关系,为VDMOSFET的结构设计和工艺实施提供了理论的依据。     

低功耗肖特基整流器件用200mm高均匀性硅外延层生长工艺研究

200 mm硅外延片是肖特基器件的关键支撑材料,但是大尺寸硅外延层生长面临反应面积大,易受热流场扰动影响的问题,导致采用传统外延工艺始终未实现预期目标。本文利用Centura外延炉,在200 mm的硅单晶衬底上化学气相沉积(CVD)了结晶质量良好且高均匀性的外延层,外延层厚度不均匀性<1.0 %,电阻率不均匀性<1.1 %,无滑移线、雾等缺陷。实验利用光学显微镜、傅里叶变换红外光谱仪(FT-IR)、汞探针电容-电压测试仪(Hg-CV)等测试设备分别研究了外延层的表面形貌、厚度和电阻率等参数。通过精确调节外延炉内的热场和流场分布,结合设计附面层杂质稀释、基座浅层包硅等技术,解决了参数一致性与稳定性问题,实现了高质量200 mm的硅外延层。     

高压VDMOSFET的最佳设计

介绍了功率VDMOSFET导通电阻的模型,重点讨论了PW与PT对特征导通电阻RonA的影响,经过大量的理论计算,给出了击穿电压为500V,TOX与RonA的关系曲线.首次提出RonA与PW/PT有最佳比例关系.     

SITH耐压容量的控制和调节

分析了SITH结构的掺杂电阻率、N－基区厚度、沟道尺寸以及终端结构对正向阻断电压的影响，分析了其横向自掺杂、沟道尺寸、外延层以及相关因素对栅－阴极击穿电压的影响，讨论了如何进行正向阻断电压和栅－阴极击穿电压的控制和调节。