实时系统中基于DVS与Cache划分技术的节能研究

DVS(动态电压调度)和cache划分是用来节约嵌入式系统能耗的技术.两种技术的结合会具有更好的节能效果,而且有cache划分的其他优点,关键问题是如何为每个任务确定执行时的电压和cache大小来使系统能耗最小.在实时嵌入式系统中针对这一问题,提出了一个多项式时间复杂度算法.实验对比了多组测试集在不同算法下的能耗,结果表明,本算法在满足实时性约束条件下有效地降低系统能耗.     

用于低功耗的动态可重构cache结构

提出一种针对嵌入式应用的动态cache重构管理机制.根据应用程序的不同,它能在一定范围内自动搜索,并快速决定出与当前程序最佳匹配的cache结构,然后系统根据最佳匹配结果重新配置cache的3个典型参数:容量、块大小和关联度.实验证明:相对于传统结构,动态可重构cache在不损失性能的前提下,取得了很好的降低系统功耗的效果.     

一种多核系统上基于页着色的内存管理方法

当今多核平台多采用共享cache架构,但运行在不同核心上的任务产生的cache冲突问题使得程序最坏执行时间的计算变得十分困难.因此提出了使用页着色技术解决多核cache上访存冲突问题的方法.此方法的优势是使已有单核上的WCET分析技术可以对多核上的程序执行时间进行判断.在Linux系统上实现了支持页着色划分方法的内存管理系统,并使用通用测试集对该方法进行了测试.实验结果表明,在Linux系统中使用该内存管理策略后,在相同多核平台上程序的执行时间变得可预测.     

深亚微米和3D背景Cache延迟设计与模拟关键技术

研究了深亚微米和3D条件下的cache访问延迟的设计和模拟技术.对不同容量、不同关联度、不同技术的cache进行了模拟.实验结果显示,深亚微米条件下,互联网络成为影响cache访问延迟的重要因素,40 nm工艺下它可占cache总访问延迟的61.1%;tag比较器的延迟对cache访问延迟的影响可达9.5%.但后者并未得到已有模型的重视.鉴于此,对已有的cache访问延迟模型进行了改进.基于3D条件下多核处理器最后一级大容量cache(L3C)的容量不断增长的趋势,eDRAM在功耗和面积上的优势使其更具吸引力.模拟结果显示,在容量为1 MB, 4 MB及大于16 MB的L3C设计下,相同容量的eDRAM cache延迟比SRAM cache小,差值为8.1%(1 MB)至53.5%(512 MB).实验结果显示,未来3D多核处理器设计中eDRAM是设计L3C的更佳选择.     

Java虚拟机中的动态锁cache优化

Java虚拟机在运行过程中使用即时编译器编译Java程序的热点方法,然后直接执行热点方法的本地代码.锁cache机制允许Java虚拟机将编译方法的本地代码锁在cache中,以提高编译执行时的指令cache命中率.通过分析Java虚拟机中编译方法的调用规律,得到编译方法的活跃时间段、平均大小和内存分布情况.基于编译方法的调用规律,给出Java虚拟机中的动态锁cache优化方法.在Java热点方法的活跃期将其本地代码段锁在cache中,以减少cache失效.最后,在龙芯3A的HotSpot虚拟机上实现了动态锁cache优化方法.实验结果表明,Java虚拟机中的动态锁cache优化方法能够使SPECjvm2008运行时的cache失效次数平均降低8.5%,性能平均提升4%.     

一种应用于低功耗SRAM的新型预充电策略(英文)

针对传统预充电技术在SRAM每次读操作前都要进行预充电的方式,提出了一种新型的SRAM间歇式预充电技术,即只在位线电压较低时才充电的策略.该技术在面积不变的前提下降低了SRAM的读功耗,并且成功应用于8 KB 4路组相连cache中.为了精确验证该技术,将cache中的tag部分21×128 bit SRAM阵列及外围电路,分别采用传统预充电技术和该预充电技术进行单独仿真.Hspice的仿真结果表明,在SMIC0.18μm工艺下,工作频率为250 MHz,电源电压为1.8 V时,该技术在连续读操作过程中可以在保证读出结果正确的前提下,比传统方式节省大约24.4%的读功耗.     

“龙腾R2”微处理器数据cache的设计与实现

集成电路制造工艺的迅猛发展为设计高性能微处理器系统打下基础,自主研发高性能微处理器在我国具有很重要的意义.在微处理器的体系结构设计中,"存储墙"问题是很多设计者将面对的难题.以前的研究证明了片上cache是解决处理器与主存储器之间的速度差异的有效措施之一,是片内存储系统中最关键的部分.因而,设计与系统相匹配的cache对于处理器整体性能的提升有很大的帮助.针对航空应用领域,西北工业大学航空微电子中心自主研发设计了32位嵌入式RISC微处理器"龙腾R2",考虑到其应用特性,提出了一种支持多机系统的数据cache的设计方案;讨论了其RAM组织结构、高速缓存一致性、监听协议等.介绍了具体设计实现,包括控制通路和数据通路的设计;并且提出了优化的设计方法,保证了数据cache的低功耗.目前芯片已经成功流片,采用CMOS 0.18 μm工艺实现,芯片面积为4.8×5.2 mm2,主频达到233 MHz.     

网络处理器中的高速缓冲机制及其有效性分析

高速缓冲机制(Cache)在网络处理器中的应用得到广泛的关注.为了指导新的网络处理器的设计,对cache机制的有效性进行系统化的研究.该文截取实际网络链路上的流量,对数据包处理过程进行模拟,并分析cache机制对网络处理器的各性能参数的影响.实验表明: cache机制可有效缓解数据包突发性的到达给数据处理带来的压力,提高网络处理器的吞吐量、降低丢包率和排队延迟、减少多线程机制对处理模式的敏感程度.因此, cache机制对网络处理器中已有的延迟隐藏机制是一个很好的补充.     

一种改进的记录缓冲低功耗指令cache方案

针对记录缓冲低功耗cache过滤大部分无效访问、降低功耗的同时无法降低静态功耗的问题,在记录缓冲基础上提出一种改进方案.设计了针对指令存储单元的状态控制电路,在相应的控制逻辑的驱动下自动将不常用的指令存储单元设置为休眠状态,从而有效节省cache的静态功耗.为验证方案的有效性,采用10个SPEC2000标准测试程序进行仿真,并与传统缓冲cache在功耗、性能及面积上进行比较.结果表明该方案在牺牲少量性能和面积的基础上可有效节省指令cache的静态和动态功耗.     

磁盘阵列cache数据一致性的研究与实现

为了实现磁盘阵列cache数据一致性,采用非易失存储设备NVRAM实现磁盘阵列cache,断电后保持数据不丢失．同时以写事务对cache进行修改,使cache写操作要么全部提交,要么完全撤销,保持cache数据一致性．为了撤销对cache的不完整修改,需要对cache进行备份,使cache能够还原到失败写操作执行之前的状态．若将数据写入cache的空闲块,那么仅需要对cache映射表进行备份;因为当撤销对cache的不完整修改时,将cache映射表的备份对cache映射表赋值,写入部分数据的空闲块还是被cache映射表记为空闲块,cache回到失败的写操作执行之前的状态．试验结果表明：在突然断电或死机情况下,都能确保cache数据的一致性．     

基于国产FPGA的星载Nor Flash控制器设计与验证

为满足航天星载存储系统进一步提高数据传输速率和系统可靠性,降低定制成本等需求,设计了一款基于国产宇航级可编程逻辑门阵列(field programmable gata array,FPGA)的Nor Flash控制器.该控制器针对Nor Flash编程和擦除操作速度较慢等问题,采用了解锁省略策略与增设写入缓冲器编程算法...     

Web Cache机群缓存系统设计与实现

设计并实现一个具有较高吞吐率和命中率的Web cache机群缓存系统.在机群缓存系统里引入了单一缓存映像机制和负载平衡机制,以请求为粒度计算负载,从网络带宽、内存容量、磁盘访问率和CPU利用率等方面研究了缓存节点的处理能力,同时给出缓存节点的负载量,并构造了一个负载平衡算法.用Polygraph作为测试工具分别测试了新设计的机群缓存系统和用CARP协议实现的机群缓存系统.实验结果表明,新设计的机群缓存系统具有较好的系统性能.     

80386／486微机系统缓冲存贮器的硬件结构及其性能分析

论述了８０３８６／４８６微机系统缓冲存贮器的结构原理，对几种不同结构缓冲器的性能进行了比较，并介绍了在缓冲控制器专用集成电路方面的新发展     

基于FPGA的全景图像处理系统SDRAM控制器设计与实现

在对高分辨率折反射全景图像的快速采集处理中,同步动态随机存储器（SDRAM）作为重要的数据缓存器件,对于其正确的控制关系到整个系统能否正常工作.在分析了SDRAM各项参数及其工作原理的基础上,设计了基于FPGA的双SDRAM控制器,在乒乓缓存模式下轮流采集图像,完成了分辨率2048 dpi×2048 dpi、每秒15帧的CameraLink接口的全景图像的实时采集、缓存解算,以及以1024 dpi×768 dpi的分辨率进行实时显示.     

高性能并行计算机的发展及其在石油勘探中的应用

 高性能计算机是推动工业发展的重要工具和手段。本文综述高性能计算机发展的几个关键问题,阐明处理器的发展趋势正在过渡到新一代多核心异构并行计算系统过程中,其中多核心缓存设计和多核心异构编程模型设计是关键因素,云计算技术可能成为将来高性能计算的重要推动因素。最后,结合石油勘探中对计算机的需求,以CPU+GPU 的异构计算系统为例,阐明高性能计算的重要推动作用。并行算法的开发平台和程序设计方法是影响石油勘探中的高性能计算应用的主要瓶颈;磁盘I/O、高速网络和并行文件系统是制约高性能计算的重要因素。     

分布式共享存储器型多处理机的研究

文章提出了一台分层结构的分布式共享存储器的型多处理机ＤＳＭＡｒｃ的系统结构，该系统采用总线监听和目录式相结合的ｃａｃｈｅ一致性协议，来保持分布式局部ｃａｃｈｅ与共享主存内容一致，为压缩目录所需存储空间，文章提出了一种新的目录存储结构－目录ｃａｃｈｅ在ＳｕｎＳｐａｒｃ工作站上对ＤＳＭＡｒｃ原型进行了模拟，根据模拟结果对ＤＳＭＡｒｃ的性能作了初步分析。     

基于PowerPC603e通用处理模块的设计与实现

Power PC系列处理器是高性能、低功耗的32位嵌入式处理器.Power PC系列处理器在嵌入式系统中得到了广泛的应用,文章简要介绍了Power PC603e处理器的特点,详细阐述了基于Power PC603e的通用处理模块的组成、原理以及60x总线存储器控制器在FPGA上的设计与主要时序的产生.此FPGA控制器可提供60x总线与多种类型的SRAM、FLASH和I/0的接口,已在嵌入式系统的设计中得到了应用和验证.     

一种32位浮点数字信号处理器(DSPs)的外设模型设计

提出一个使用VHDL语言建立的32位浮点DSPs的外设模型,并分析外设的结构,各部分的工作原理以及相互之间的通信.外设模型中包括了DMA、程序存储器控制器(PMC)、数据存储器控制器(DMC)、外部存储器接口(EMIF)、外设总线控制器(PBC)和定时器,中断选择以及启动逻辑等.模型具有单周期数据存取,多条指令并行读取,程序存储器的高速cache策略,DMA四通道独立控制与操作,DMA以及CPU的两个数据通道可以同时访问数据存储空间等特点.     

啤酒发酵温度多变量解耦控制算法

针对工业过程中常见的多变量时滞输入输出系统,基于常规PID控制和Smith补偿控制算法在处理大时滞、强耦合、多变量、不确定性对象的控制时效果不好的情况,提出了一种多变量解耦控制器的设计方法,该方法以控制器或者补偿器来消除系统各输入输出间的相互耦合和关联,是解决多变量控制问题的有效工具。用该方法针对多变量强耦合的啤酒发酵温度控制系统进行了设计和仿真研究,仿真结果证明了该方法的有效性。     

基于价值预评估的代理服务器缓存策略

传统方法解决代理服务器内存空间不足的问题都是被动性方法,在没有考虑缓存对象的缓存价值的情况下直接对它们做缓存,在代理服务器内存不够时再将它们替换,使得部分无缓存价值的对象毫无效果地被缓存了一遍.本文引入了缓存的准入机制,提出基于价值预评估的缓存策略,描述了缓存价值的预评估算法,仿真实验结果表明采用本缓存策略的系统运行有较高的文档命中率和字符命中率.