Effects of Dummy Thermal Vias on Interconnect Delay and Power Dissipation of Very Large Scale Integration Circuits

The interconnect temperature of very large scale integration (VLSI) circuits keeps rising due to self-heating and substrate temperature, which can increase the delay and power dissipation of interconnect wires. The thermal vias are regarded as a promising method to improve the temperature performance of VLSI circuits. In this paper, the extra thermal vias were used to decrease the delay and power dissipation of interconnect wires of VLSI circuits. Two analytical models were presented for interconnect temperature, delay and power dissipation with adding extra dummy thermal vias. The influence of the number of thermal vias on the delay and power dissipation of interconnect wires was analyzed and the optimal via separation distance was investigated. The experimental results show that the adding extra dummy thermal vias can reduce the interconnect average temperature, maximum temperature, delay and power dissipation. Moreover, this method is also suitable for clock signal wires with a large root mean square current.     

FIDER： A Force-Balance-Based Interconnect Delay Driven Re-Synthesis Algorithm for Data-Path Optimization After Floorplan

As the feature size of integrated circuits is reduced to the deep sub-micron level or the nanometer level, the interconnect delay is becoming more and more important in determining the total delay of a circuit. Re-synthesis after floorplan is expected to be very helpful for reducing the interconnect delay of a circuit. In this paper, a force-balance-based re-synthesis algorithm for interconnect delay optimization after floorplan is proposed. The algorithm optimizes the interconnect delay by changing the operation scheduling and the functional unit allocation and binding. With this method the number and positions of all functional units are not changed, but some operations are allocated or bound to different units. Preliminary experimental results show that the interconnect wire delays are reduced efficiently without destroying the floorplan performance.     

Recent Advance in Non-Krylov Subspace Model Order Reduction of Interconnect Circuits

Model order reduction of interconnect circuits is an important technique to reduce the circuit complexity and improve the efficiency of post-layout verification process in the nanometer VLSI design. Existing works using the Krylov subspace method are very efficient, but the resulting models are less compact and lack global accuracy. Also, existing methods cannot handle interconnect circuits with large input and output ports. Recent advances in reduction techniques using non-Krylov subspace techniques such a...     

面向互连的综合策略

VDSM（超深亚微米）设计中互连线延迟已在电路延迟中起到决定性作用。在前期设计阶段考虑互连延迟问题已是当前研究的重要课题。建立以互连为中心的综合方法是当前的一个棘手问题，尚未有成熟的方法。提出一种面向互连延迟的综合策略，将前期设计定时规划，前期设计的线网规划和布局规划方法相融合，并在不同阶段给出了不同精度和复杂度的定时分析模型。另还给出了一个设计实例对综合策略予以了说明。     

多股并联蛇形导线无线充电线圈的力电特性分析及优化设计

无线充电系统的电能利用率和功能可靠性是人们关注的重要问题。为获得高弹性延伸率、低电阻的柔性电感线圈,提出了多股并联蛇形导线无线充电线圈的设计思路。首先,对比研究了多股并联蛇形导线和单股蛇形导线的电学性能和弹性延伸率,证明了多股并联导线的优势。同时考察了导线厚度,直线段长度以及圆弧段半径和圆心角对蛇形导线的电学性能和弹性延伸率的影响。结果表明,直线段长度、圆心角、圆弧段半径是影响蛇形导线的弹性延伸率的敏感参数。最后,通过正交实验优化了影响蛇形导线弹性延伸率和电阻的敏感参数,优化后的柔性可延展线圈的电阻降低了13.5%和弹性延伸率提高了34.3%。研究结果为柔性可延展的无线充电线圈优化设计提供理论指导。     

基于三维Mesh片上网络的双链路互连架构

片上网络(network on chip,NoC)作为一种全新的片上互连通信架构,面积受限,却具有丰富的线资源。而且,三维片上网络的层间互连线很短,同时提供了在第三维度上的互连扩展性。根据这些特性,该文提出了一种基于三维Mesh片上网络的双链路互连架构。在垂直方向上,该架构采用双链路互连,使其通信带宽加倍;而且,跨层连接的垂直链路降低了消息传输的路由跳数。这些都带来网络平均延时的降低和最大吞吐量的提高,却仅仅增加一些控制逻辑电路。仿真结果验证了理论分析。与传统的单链路架构相比,该架构以较小的面积开销换取了较大的性能提高。     

门级故障到寄存器传输级故障的映射

以一组 74系列集成电路产品和ISCAS85基准电路为例 ,研究了基本寄存器传输级 (RTL)元件的门级单故障到RTL故障的映射关系 .结果表明 :①对大多数电路来说 ,仅考虑电路的单个原始输出端出错将无法达到所希望的门级故障覆盖率 ;②RTL电路的实现不宜包含异或门、与或非门 (AOI)和或与非门 (OAI) ;③在选择差错模型时 ,不同功能的RTL电路需要同时考虑的差错数是不相同的 ,功能相同但仅局部逻辑结构有差别的RTL电路可以考虑相同数目的差错 .这些结论为研究超大规模集成电路的测试、容错设计与验证 ,以及基于故障注入的系统性能评估等技术提供重要依据 .     

面向微处理器时钟发布的硅基无线发射器设计

基于硅基天线和电磁波传输的无线互连技术,设计实现了一种面向微处理器的无线时钟分布发射器电路,包括一个长2.6 mm、宽30 μm、集成在硅衬底（电阻率为10 Ω·cm）上的偶极折叠天线、高频锁相环、驱动和匹配电路.其中,硅基折叠天线提高了芯片的面积利用率,并通过在硅衬底与散热金属之间引入金刚石介质来提高折叠天线的传输增益.同时,为了减小信号传输功率的损失,在电路与硅基天线之间进行了阻抗共轭匹配,设计实现了中心工作频率11 GHz的低噪声锁相环,在频率偏移为3、10 MHz处的相位噪声分别达-116、-127 dBc/Hz.结果表明,所设计的发射器有效面积为0.85 mm2,能够提供低抖动、稳定的高频全局时钟源.     

基于基片集成波导互连的16进制正交振幅调制高速传输系统

为了进一步提高数据的传输速率,采用16进制的正交振幅调制(16QAM)方式,设计实现了一种新颖的基于基片集成波导互连的高速数据传输系统.基片集成波导经设计加工和测试,其带宽为14~28GHz,通带内插损约为0.5dB;16QAM互连系统经先进系统设计(ADS)软件仿真验证,得到了清晰的眼图及星座图,最大传输速率可达到20Gb/s,是传统基片集成波导(SIW)互连系统的数据传输速率的4倍.因此,采用16QAM的SIW高速互连系统与传统的采用载波调制方式的SIW互连系统相比,可显著增加SIW的频带利用率,进而提高系统的数据传输速率.     

用于机群系统的高速光互连环网

设计和实现了基于ＰＣＩＵ叫线的Ｇｂｉｔ／ｓ高速光互连链路,链路持续传输带宽为１０５６Ｍｂｉｔ／ｓ,最大传输距离为６００ｍ,链路的网络接口卡具有数据的旁路转发功能,以此链路为互连模块,构成了环钢,在环网中通过数据的流水线传输提高了网络带宽利用率。     

基于线性多步积分法建立高速互连系统的缩减模型

基于线性多步积分法 (LMIM)建立了高速互连系统的数值模型 ,该模型具有和集总参数电路相容的形式 ;在此基础上 ,结合 Arnoldi算法 ,建立了互连系统相应的缩减模型 ;利用该缩减数值模型可以消除传统缩减模型仅适用于 RLC电路的条件限制 .数值试验结果表明 ,该模型具有较高的计算效率和计算精度     

硬件描述语言与数字集成电路课程教学

以交通灯控制器的设计为例 ,介绍了Verilog硬件描述语言在数字集成电路课程教学中的应用 ,并探讨了硬件描述语言对数字集成电路设计方法的影响以及现代数字集成电路的教学方法     

基于等效电路模型的频变互连线网络并行仿真技术 

摘要：
针对超大规模集成电路中复杂互连线网络的快速仿真需求,提出并实现了含频变分布参数互连线网络的并行仿真技术.建立频变互连线的等效传输线模型,并借助多端口等效模型将互连线部分与其他电路单元相分离,实现互连线仿真的并行化.互连线采用时域有限差分方法求解,而除去互连线的其他电路则在集成电路模型程序（SPICE）中进行仿真,两者在同一时间步内交换数据.基于该技术开发出并行仿真软件FdSPICE.数值实验证明,该软件计算精度较高,可有效提高复杂互连线网络的仿真效率.
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关键词：
互连线; 频变参数; 并行仿真; 时域有限差分
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中图分类号： TN 47
文献标志码： A
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 XIE De fu,TANG Min,MA Li zhuang,MAO Jun fa
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Abstract：     

云进化算法在NoC互连测试中研究

提出了一种基于云进化算法的NoC互连测试方案.该方案利用云模型对物种进化统一建模,重点解决云模型对进化的表示和对进化的控制两个问题,结合NoC互连测试问题,在功耗限制条件下,建立基于云进化算法的互连测试模型,以获取最优测试矢量集;实验结果表明:该算法取得了较好的测试效果,有效提高了测试效率.     

多芯片组件的互连与灵敏度分析

特性尺寸的减小、系统复杂性的增加和工作速度的提高已使互连成为影响电路性能的重要因素,因此如何快速而有效地进行互连分析是很重要的．在对传输线进行分析后发展了一种用ＡＷＥ对含耦合传输线的电路进行分析的方法．通过把矩阵指数函数展开可以方便地求出应用ＡＷＥ方法时需要求得的系数．该方法仅需进行矩阵的加法、乘法运算和一次ＬＵ分解,能快速而有效地求取含多根耦合传输线的互连网络的瞬态响应．在电路设计中灵敏度很有用,因为它是优化、统计分析、可靠性分析和面向性能设计的基础．将该方法推广应用于灵敏度分析得到了一种求取灵敏度的新方法．与传统的ＳＰＩＣＥ方法相比,该方法是高效的．     

基于RF的汽车安检系统设计

提出一种新型汽车电路安检系统的设计方案,阐述了该系统的软硬件实现.该方案采集多路电路工作状况和关键线路的导线温度数据,经调制后再以无线射频信号发射给便携式数据接收模块,再通过接收模块、处理器及显示报警器便能及时准确地反映汽车内电路的安全状况,以便驾驶员作出相应的对策.实验表明,该系统性能良好,达到了预期的设计要求.     

热释电薄膜在红外探测器中的应用与研究进展

探讨了热释电效应及热释电薄膜红外探测器的工作模式,特别是探测器单元对热释电薄膜的材料与低温生长要求.为了克服薄膜生长过程中较高的基片温度对ROIC的破坏性影响,一方面发展了离子束辅助沉积、外延缓冲层等多种低温生长技术;另一方面发展了复合探测器结构设计,已研制出了性能良好的铁电薄膜非制冷红外焦平面阵列,其NEDT可达20 mK.     

水驱油藏产量递减主控因素确定与应用

水驱油藏产量递减主控因素确定对开展有针对性的油藏开发调整具有重要意义.先通过理论分析获得水驱油藏产量递减率影响因素,再运用灰色关联分析法确定产量递减率主控因素;在灰色关联分析中,首次提出了对"趋大"和"趋小"指标分别进行无因次化处理.将该方法用于确定胜利油田某区块2016年产量递减主控因素,并筛选对主控因素影响较大的单井.研究表明:开油井数、平均单井产液速度、综合含水率、平均单井生产时间等参数是影响油田产量递减的直接因素;含水率是影响胜利油田某区块2016年产量递减率的主控因素,其次为单井产液速度、平均单井生产时间、开油井数;针对胜利油田某区块的主控因素(综合含水率),筛选出了影响综合含水率的11口油井,井号分别为X8-122、X4-141、X4-14、X6-14、X8-14、X7-91、X2-131、X3-121、X4N19、X8-102及X8-11;与这11口井不堵水开发10年后的效果相比,堵水后开发10年的区块剩余油分布有明显降低、且累计采油量增加661.37×104 m3.研究结果将为水驱油藏有针对性的开发调整提供有效方法.     

一种高速VLSI中布线系统模拟软件

传统的特征线法在用于求解无耗传输线时虽有简单的递归形式,且计算效率较高,但不能用于一般的有耗传输线,通过适当的参数修正后,导出了用于一般有耗均匀传输线递归形式的计算公式。记叙虎法只需计算传输线两端的电流和电压,计算效率高且节省内存,从改进节点法出发,将该算法模拟的时域模型等效为多端口器件,以此处理高速ＶＬＳＩ布线系统中的互连线,导出了其等效模型适用于改进节点法的构造方程,并设计了相应的布线系统通用     

集成电路设计中噪声问题的分析与处理

随着集成电路的不断发展和集成电路综合水平的不断提高,噪声对于集成电路性能的潜在危害越来越大,因此,处理噪声已经成为一个不容忽视的问题.根据对集成电路设计的实践经验,总结了设计集成电路及其版图时,对噪声问题的思考及一些处理方法.