AES算法的C语言实现及测试向量生成

在VC 环境下，设计实现了高级加密标准(AES)算法。密钥长度及加密／解密模式由用户控制，程序主要用于产生测试向量进行后期IC设计测试，也可应用于文件的加解密操作。     

AES算法的结构分析与优化实现

描述了高级加密标准(Advanced Encryption Stan dard, AES)算法的各部分功能, 并分析了AES算法的结构及实现. 对算法单轮执行步骤进行了优化合并. 为降低解密算法的实现复杂度, 改变了解密算法的工作顺序, 使解密算法与加密算法具有相同的结构.     

AES算法的结构分析与优化实现种

描述了高级加密标准(Advanced Encryption Standard, AES)算法的各部分功能, 并分析了AES算法的结构及实现. 对算法单轮执行步骤进行了优化合并. 为降低解密算法的实现复杂度, 改变了解密算法的工作顺序, 使解密算法与加密算法具有相同的结构.     

Rijndael算法实现及分析

详细讨论了Rijndael算法的加解密过程和Rijndael算法的不同实现方法,给出了两种构造Rijndael算法S盒的方法,给出了五种实现Rijndael算法轮函数的方法,分析了在Intel Celeron 667,128M内存平台下,用五种方法实现Rijndael算法时的性能指标。     

适用于超高频RFID无源标签的AES算法实现

分析了用于高安全性应用的EPC Gen2电子标签对安全算法实现的约束,在此基础上提出了一种AES算法的低功耗硬件实现方案.该方案中采用了单S盒设计,使用同一个数据通路实现了加密和解密的流程,减小了硬件资源开销.仿真结果表明电路总的门数为4 952门,可以在204个时钟周期内完成128 bit数据的加密或解密,满足安全标签的设计需求.     

基于AES算法和改进ECC算法的混合加密方案

高级加密标准(AES)和椭圆曲线密码算法(ECC)是对称加密技术和非对称加密技术中的重要算法.首先对AES算法和ECC算法进行了讨论,在对影响ECC算法效率的因素模逆操作进行了改进,提出基于AES算法和改进ECC算法的混合加密方案.该方案具有运算速度快,安全性能高的优点,具有很好的实用性.     

一种将AES和SSL结合的数据加密算法

分别介绍了高级数据加密标准AES与网络通信加密协议SSL的原理,基于AES算法的性能分析,结合SSL协议身份鉴别、授权认证的优势,将AES与SSL相结合,提出了一种适合于网络实时数据传输安全的新的数据加密算法.最后,重点阐述了该算法的原理及实现过程,并通过测量数据加密传输的网络延时证实:AES与 SSL相结合的混合加密算法在实现授权认证功能、安全密钥传输的基础上,仍继承了 AES算法的实时性,是远程实时数据安全传送的理想算法.     

AES算法及其在伪随机比特生成器中的应用

在FIP 186单向函数中，用AES算法取代原有的DES算法，产生了新的具有统计性能和安全性能都更加优良的单向函数，并且利用ANSI C实现了新修改的单向函数算法；在此基础上把单向函数算法用到FIP l86伪随机比特生成嚣中，产生了DSA(Digital Signature Algorithm)中的伪随机秘密密钥K．     

对称加密算法AES和DES的差分错误分析

分析对称加密算法AES和DES对差分错误分析的安全性.描述了一种针对AES加密算法的差分错误分析方法,通过软件模拟成功恢复根密钥.实验结果表明,只需20次左右的错误注入就能实现AES差分错误分析.提出一种新的DES差分错误分析方法,该方法与AES差分错误分析在原理上类似,软件模拟结果表明破解DES需要的错误注入次数更多.因此无任何防护手段的AES和DES加密算法很容易受到差分错误分析的攻击.最后提出引入错误侦测机制能有效抵御此类攻击.     

Rijndael加密算法的已知答案测试

详细介绍了Rijndael算法的工作原理,指出Rijndael的优缺点,说明了在AES算法征集中Rijndael算法最终获胜的原因.在完整实现Rijndael算法的基础上,采用已知答案测试,进行了可变密钥测试,可变明文测试,已知表数据测试,中间过程变量测试,验证了Rijndael算法的正确性和稳定性.RAM容量有限情况下,通过使用缓冲器计算轮密钥,几乎不出现计算负荷.图3,表2,参6.     

基于超混沌AES图像加密算法

为提高图像加密算法的安全性能, 提出了一种改进的AES（Advanced Encryption Standard）超混沌加密算法。该算法根据超混沌系统产生的混沌序列进行排列组成S盒, 对明文图像做像素值替换;利用加入外部密钥的混沌序列分别对图像像素点进行行、 列位置置乱, 并对加密算法的安全性能进行了深入分析。仿真实验结果表明, 该算法具有更高的系统安全性, 不仅具有较大的密钥空间和较高的密钥敏感性, 而且能有效抵抗统计攻击和差分攻击等。     

AES的结构及其S-box分析

分析了AES的加解密原理和密钥生成器的结构，S－box的分布特性。指出了AES与其密钥生成器之间存在一种结构上的同步性，这种同步性可能成为AES的弱点；AES的S－box具有短周期，不具有良好的分布特性。这给AES的密码分析提供了可能，也许会成为AES的致命弱点。     

An asynchronous pipeline architecture for the low-power AES S-box

To obtain a low-power and compact implementation of the advanced encryption standard （AES） S- box, an asynchronous pipeline architecture over composite field arithmetic was proposed in this paper. In the presented S-box, some improvements were made as follows. （1） Level-sensitive latches were inserted in data path to block the propagation Of the dynamic hazards, which lowered the power of data path circuit. （2） Operations of latches were controlled by latch controllers based on presented asynchronous sequence element： LC-element, which utilized static asymmetric C-element to construct a simple and power-efficient circuit structure. （3） Implementation of the data path circuit was a semi-custom standard-cell circuit on 0.25μm complementary mental oxide semiconductor （CMOS） process; and the full-custom design methodology was adopted in the handshake circuit design. Experimental results show that the resulting circuit achieves nearly 46% improvement with moderate area penalty （ 11.7% ） compared with the related composite field S-box in power performance. The presented S-box circuit can be a hardware intelli-gent property （IP） embedded in the targeted systems such as wireless sensor networks （WSN）, smart-cards and radio frequency identification （RFID）.     

A low-cost compact AES architecture for wireless sensor network

The implementation of small size cryptography algorithm is a critical problem for wireless sensor network. A low cost compact intellectual property (IP) core of the entire advanced encryption standard (AES) algorithm for wireless sensor network is presented in this paper. A compact encryption and decryption system using only four sharing S-Boxes is obtained, employing sharing between the encryption and decryption processes. Our design proposes use of composite field data path for the SubBytes and InvSubBytes transformations. With an implementation of the AES block cipher with Virtex Ⅱ Pro FPGA using 0.13μm and 90nm process technology, our area optimized consumes 16.8k equivalent gates. The speed of this implementation is also reduced to 0.45Gbits/s. Compared with previous implementations, our design achieves significant low-cost area with acceptable throughput.     

Dynamic inhomogeneous S-Boxes in AES： a novel countermeasure against power analysis attacks

Substitution boxes (S-Boxes) in advanced encryption standard (AES) are vulnerable to attacks by power analysis. The general S-Boxes masking schemes in circuit level need to adjust the design flow and library databases. The masking strategies in algorithm level view each S-Box as an independent module and mask them respectively, which are costly in size and power for non-linear characteristic of S-Boxes. The new method uses dynamic inhomogeneous S-Boxes instead of traditional homogeneous S-Boxes, and arranges the S-Boxes randomly. So the power and data path delay of substitution unit become unpredictable. The experimental results demonstrate that this scheme takes advantages of the circuit characteristics of various S-Box implementations to eliminate the correlation between crypto operation and power. It needs less extra circuits and suits resource constrained applications.     

用于高速网络安全协处理器的抗功耗攻击AES算法引擎设计

为提高密码算法芯片抵抗侧信道攻击,尤其是功耗攻击技术的能力,针对一款用于高速网络安全协处理器中的AES(高级加密标准)算法引擎,采用了软件级数据掩模方法进行了抗功耗攻击的电路设计。该设计中的AES算法引擎的原始模块是一种加解密共用S-box的结构,采用2种完全不同的方法实现了抗功耗攻击电路:一种采用SRAM(static random access memory)方式来实现数据掩盖,另一种基于硬件复制方式。通过产生随机功耗或虚假功耗以掩盖实际功耗与加解密数据运算之间的关系。使用功耗仿真软件PrimePower进行仿真的结果表明,未加保护的电路在1 000条功耗曲线内就可以被攻破,采用了本设计的电路可以抵抗10 000条以上的功耗曲线,可见AES算法引擎的安全性有显著的提高。经FPGA(field programmable gate array)验证,证明本文提出的2种设计均是可行的。     

Linear-Differential Cryptanalysis for SPN Cipher Structure and AES

0 Introduction Substitution and permutation network (SPN) structure is one of the most widely used structures in block ciphers. The SPN structure is based on Shannon’s principles of confusion and diffusion[1] and these principles are implemented through …     

Dynamically Reconfigurable Encryption System of the AES

Reconfigurable computing has grown to become an important and large field of research, it offers advantages over traditional hardware and software implementations of computational algorithms. The Advanced Encryption Standard （AES） algorithm is widely applied in government department and commerce. This paper analyzed the AES algorithms with different cipher keys, adopted a novel key scheduler that generated the round key real-time, proposed a dynamically reconfigurable encryption system which supported the AES algorithm with different cipher keys, and designed the architecture of the reconfigurable system. The dynamically reconfigurable AES system had been realized on FPGA. The result proves that the reconfigurable AES system is flexible, lower cost and high security level.     

针对高级数据加密标准的最大差分功耗分析

在讨论AES功耗模型的基础上,提出了一种新的最大差分功耗攻击(MDPA)的方法.算法对被攻击的部分明文用猜测的密钥进行变换,采用差分的方法去除噪声,比较由变换后的明文和正确密钥产生的一组功耗值,通过寻找最大功耗值得到正确的密钥.采用MDPA方法和相关功耗分析的方法对AES进行了仿真攻击实验,结果证明了本文所提方法的有效性,同时也显示MDPA方法能够以合理的攻击代价显著增强相关功耗分析攻击的效果.