基于边界扫描技术的集成电路可测性设计

随着集成电路规模的不断增大，芯片的可测性设计正变得越来越重要。研究了目前较常用的边界扫描测试技术的原理、结构，并给出了边界扫描技术的应用。重点研究了基于边界扫描的外测试方式，即电路板上芯片间连线的固定故障、开路和短路故障的测试；利用硬件描述语言Verilog设计出TAP控制器，得到TAP状态机的仿真结果。     

边界扫描技术在PCB可测性设计中的应用

运用边界扫描技术，对PCB可测性设计进行了研究，给出了具体实现方法，并实现几种电路板的可测性设计。结果证明该方法有效缩短了电路板开发周期，降低了维修测试费用，具有较大的实用价值。     

基于边界扫描技术的集成电路可测性设计

随着集成电路规模的不断增大,芯片的可测性设计正变得越来越重要.研究了目前较常用的边界扫描测 试技术的原理.结构,并给出了边界扫描技术的应用.重点研究了基于边界扫描的外测试方式.即电路板上芯片间 连线的固定故障.开路和短路故障的测试,利用硬件描述语言-Verilog设计出TAP控制器,得到TAP状态机的仿 真结果.     

基于UWB的128点FFT处理器的可测性设计

介绍了基于扫描测试的DFT原理和实现步骤,并对应用于UWB无线通信的128点FFT处理器进行可测性扫描设计.利用DFTCompiler实现了扫描链的综合,其故障覆盖率为99.96%.扫描链条数为16,最终实现可测性网表的输出,并在后端版图工具Soc Encounter中实现扫描链的正确识别.     

边界扫描测试实验系统的设计与开发

根据数据域测试及仪器课程教学的特点和需要,设计了一个典型的边界扫描测试系统作为课程实验。实验系统主要由计算机、USB-1149控制器和四通道被测电路板等3个部分组成。首先介绍了系统的层次架构,然后针对自主研制的USB-1149控制器的软、硬件设计实现过程,进行了详细的描述。学生通过该实验的学习可以加深对可测性设计和边界扫描等概念的理解,领会数字系统测试和故障诊断的复杂性和重要性。     

雷达系统级测试的边界扫描方法

研究雷达机内自测试ＢＩＴ的实现及雷达系统级测试。依据结构可测性设计方法,采用可编程逻辑器件设计电路板级测试单元,把芯片级边界扫描扩展到雷达系统级测试,并将该方法应用到雷达信号处理机中,给出了板级边界扫描结构和系统级测量试的组成结构。     

一种基于哑元的扩展相容性扫描树方法

尽管扩展相容性扫描树技术可以彻底地降低测试应用时间和平均测试功耗,扫描输出的个数却大大增加.这使得测试响应的数据量增加,从而为测试响应压缩带来困难.本文提出一种基于哑元的扩展相容性扫描树方法.在这种方法里,为了不破坏未移动的扫描单元之间的关系,在移动扫描单元时一些没有实际意义的扫描单元被加进来.此方法有效地降低了电路的扫描输出个数.从而降低了测试响应数据量,节省了许多数据压缩的硬件.实验结果展示了我们的方法在保持改进的扩展相容性方法的优点的同时,扫描输出的个数比原始的扩展相容性方法有显著的降低,对于ISCAS'89的部分电路,扫描输出的个数最大降低了26.0%.     

半群降,升部分链的对称积

本文讨论了半群降、升部分链的对称积概念，着重考查了半群降、升部分链的极右对称积的基本性质及其与Ｇｒｅｅｎ关系的关系。     

大规模集成电路可测性设计及其应用策略

随着集成电路的规模不断增大，集成电路的可测性设计正变得越来越重要．综述了可测性设计方案扫描通路法、内建自测试法和边界扫描法，并分析比较了这几种设计方案各自的特点及应用策略．     

基于难测故障冲突分析的非扫描可测性设计

时序电路的测试生成非常复杂.时序电路的可测性设计对于指导电路设计及测试生成是十分重要的.基于对在测试生成过程中的难测故障进行冲突分析,提出了一种新的评价电路可测性的测度conflict+,并在此基础上提出了一种两阶段的非扫描可测性设计方法.这种新的测度可以体现出时序ATPG中的绝大部分特征.运用该方法对一些实验电路进行可测性设计后,结果表明比近期的两种非扫描可测性设计方法nscan和lcdft在故障覆盖率、测试效率等方面都取得了更好的效果.     

可测性设计技术的回顾与发展综述

介绍了可测性定义、起源和发展过程,简要分析了国内可测性技术的现况和存在问题。对可测性建模、度量、基本方法、相关国际标准、可测性设计平台和可测性技术发展趋势等几个核心问题进行了探讨。     

可测试性设计在仿真中应用研究

电子系统的设计必须考虑可测试性.论述减少测试数量和简化测试程序的方法,讨论测试设计中的扫描设计和边界扫描等问题     

提高航空发动机测试性的结构设计方法及应用

航空发动机可测试性作为一项重要设计指标已贯穿于发动机设计和使用的全寿命工作过程中,测试结构的设计是保障航空发动机可测试性目标实现的一项重要工作。为满足可测试性要求,结构设计方案应根据不同的测试项目和测试需求,分析所处的应用环境,进行有针对性的设计。通过对测试项目的分类和测试需求的分析,以国内某系列发动机测试结构设计为基础,对航空发动机上的典型测试结构方案的特征、应用范围以及具体结构实现方法进行分析和研究,这些方案在发动机实际工作中得到了有效的工程验证,其结构可靠,可以满足测试需求。     

新型齿形链传动的链轮设计

本文在提出NT链传动准共轭啮合理论的基础上,给出了链轮主要参数的设计依据和计算公式.     

Ethernet controller SoC design and its low-power DFT considerations

In this paper, an Ethernet controller SoC solution and its low power design for testability (DFT) for information appliances are presented. On a single chip, an enhanced one-cycle 8-bit micro controller unit (MCU), media access control (MAC) circuit and embedded memories such as static random access memory (SRAM), read only memory (ROM) and flash are all integrated together. In order to achieve high fault coverage, at the same time with low test power, different DFT techniques are adopted for different circuits: the scan circuit that reduces switching activity is implemented for digital logic circuits; BIST-based method is employed for the on-chip SRAM and ROM. According to the fault-modeling of embedded flash, we resort to a March-like method for flash built in self test (BIST). By all means above, the result shows that the fault coverage may reach 97%, and the SoC chip is implemented successfully by using 0.25 μm two-poly four-metal mixed signal complementary metal oxide semiconductor (CMOS) technology, the die area is 4.8×4.6 mm2. Test results show that the maximum throughput of Ethernet packets may reach 7 Mb · s⁻¹. Biography: ZHENG Zhaoxia (1975–), female,Ph.D. candidate, Lecturer, research direction: system one chip (SOC) integrated circuits design.