一种新的H.264/AVC标量量化并行VLSI结构

针对H.264视频编码标准关键技术52级标量量化的VLSI实现过程中,传统结构的速度和面积不能有效满足H.264在高速高并行编码应用中的实时要求,通过采用部分CSD码无符号压缩移位加法树、参考电平连线、对量化系数和步长重新进行分组分段编码等方法,有效替代了H.264标量量化过程中出现的矩阵乘法、查表、除法等不利于硬件加速的算法,提出了一种非常适合流水加速的基于4×4块并行的VLSI结构,通过控制级联加法器级数就可以有效调节其速度性能,当级数为2时,其块处理速率可以达到121.6MHz, 能够满足4096×2304@120Hz视频的实时处理要求。该结构在面积和功耗方面较传统结构也有较大的改进,采用SMIC 0.13μm工艺单元库,综合时钟频率设为100MHz时,等效门和功耗分别节省了38%和30％。     

H.264/AVC帧内预测器的VLSI实现

提出了一种帧内预测电路的实现方法,在舍弃了平面预测模式情况下,通过多路选择器选择不同加法路径,和大量共用加法器,以较小代价实现了帧内预测所有剩余的预测模式。在基于SMIC CMOS 0.18 μm最坏工艺条件下,电路规模仅为4000门,关键路径延迟为5.7 ns。     

AVS视频标准中的分像素插值算法设计

AVS是我国具备自主知识产权的第二代信源编码标准.在它的视频编码中采用了1/2像素或者1/4像素的运动估计,这样就能提高运动矢量位移的精度,使得帧间剩余误差变小,压缩比就能提高.本文在介绍AVS中的分像素插值原理的基础上,给出了一种在实际应用中可行的算法.     

基于中心点预测的分数像素运动估计改进算法

针对H.264采用的分数像素运动估计算法存在计算复杂度高的不足,通过探索分数像素点之间相关性强及分数像素搜索范围为单峰值误差曲面的特点,提出了一种基于中心点预测的分数像素运动估计快速算法.测试结果表明:与全搜索分数像素搜索相比,该方法平均减少分数像素搜索点数69.32%,峰值信噪比相同,码率增加4.48%.该算法在保持图像质量不变和码率增加较少的情况下能大大减少搜索点数目,有效提高了分数像素运动估计的速度.     

X264的运动估计算法研究

为了解决H.264的运动估计复杂和实际应用问题,基于纯C的X264,分析了菱形搜索、六边形搜索、非对称十字型多层次六边形格点搜索和全搜索4种运动估计算法.比较了3种快速算法与全搜索算法在编码质量和编码速率方面的差异.实验结果表明：在峰值信噪比略有下降的情况下,菱形搜索和六边形搜索速度是全搜索的17倍,非对称十字型多层次六边形格点搜索是全搜索的10倍.     

一种适用于H.264的整像素运动估计算法

该文针对H264视频编码标准中的多种块模式帧间预测，提出了一种新的整像素运动估计算法．本算法具有易于软硬件实现的特点，且在保持了编码器原有的率失真特性的同时，可显著提高编码器编码速度，在一般PC机环境下，QCIF图像编码速度约为20～50f／s．     

一种新的H.264/AVC标量量化并行VLSI结构(英文)

针对H.264视频编码标准关键技术52级标量量化的VLSI实现中,综合考虑速度和面积因素,传统结不适用H.264在高速高并行编码应用中的实时要求,通过采用部分CSD码无符号压缩移位加法树、参考电平连线、对量化系数和步长重新进行分组分段编码等方法,有效替代了H.264标量量化过程中出现的矩阵乘法、查表、除法等不利于硬件加速的算法,提出了一种非常适合流水加速的基于4×4块并行的VLSI结构,通过控制级联加法器级数就可以有效调节其速度性能,当级数为2时,其块处理速率可以达到121.6 MHz ,能够满足4096×2304 @120 Hz视频的实时处理要求。该结构在面积和功耗方面较传统结构也有较大的改进,采用SMIC 0.13μm工艺单元库,综合时钟频率设为100 MHz时,等效门和功耗分别节省了38 %和30 %。     

采用Wallace树优化的分像素运动估计插值滤波算法

提出一种基于Wallace树优化的HEVC/H.265分像素插值滤波算法的实现方案.模块采用按行流水插值架构,通过Wallace树压缩器对插值过程中的各项进行压缩,仅在最终输出结果时使用加法器.该算法不仅减少了硬件面积,而且提高了模块可工作的最高频率.将所提算法在硬件上进行验证,硬件设计以Verilog HDL语言描述,以8 px×8 px大小PU为最小插值单元,使用Modelsim进行功能仿真验证,在Synopsys Design Compiler中以SAED(Synopsys Armenia education department) 32 nm标准单元库进行综合,模块可达到的最高工作频率为636.9 MHz,逻辑门数为32 960,吞吐率为11.3 px/时钟周期.     

H.264/AVC编码器中运动估计的低代价VLSI实现

通过对运动估计算法进行优化, 提出一种应用新型存储结构的流水线实现结构。通过采用合适的搜索策略、高效的率失真优化代价计算和插值部件、创新的存储结构及优化的数据流调度, 实现具有低硬件代价和存储访问的快速运动估计。该设计在SMIC 130 nm工艺下综合, 时钟频率可达到167 MHz, 消耗181.7 K逻辑门和13.8 KB存储, 相比同类设计具有更高的硬件效率。该设计集成在一个H.264/AVC编码器中进行FPGA原型验证和VLSI实现。 SMIC 65 nm工艺下, 整个芯片面积为1.74 mm×1.74 mm, 工作频率为350 MHz, 可以支持实时高清(1080P@60fps)编码。     

一种适用无线视频通讯低复杂度H.264 VBSME VLSI结构(英文)

针对无线视频通讯H.264编码器关键技术VBSME VLSI实现,提出了一种低复杂度结构,该结构由宏块输入缓存器,17×16蛇形扫描寄存器阵列,8×8PE阵列,4×4SAD加法树和四步可变块运动矢量生成器组成。在有效保持所有的H.264宏块特性的基础上,相对于宏块级的VBSME结构,通过采用新提出的四步可变块运动矢量生成器和双时钟频率调谐技术,主要的数据通道宽度缩减到25%,硬件代价缩减到37%,关键路径延时由9.8ns减少到8.2ns,功耗约降低了50.3%。     

A two-layer real-time rate control algorithm based on lagrange optimum algorithm

Because of the iterative process in the rate control algorithm of H.264 draft, it is not suitable for real-time transmission. A two-layer real-time rate control algorithm based on Lagrange optimum algorithm is proposed. This algorithm consists of two layers, namely, the group of pictures (GOP) layer and the frame layer. The simulation results show that the proposed algorithm is competitive in terms of peak signal to noise ratio (PSNR), real bitrates and the Q-value among frames over the original algorithm. Foundation item: Supported by the National High-Technology Research and Development Program of China (863 Program) (2001AA132050-03) and the Key Project of Chinese Ministry of Education (211CERS-10)     

Fast VLSI Implementation of Modular Inversion in Galois Field GF（p）

Modular inversion is one of the key arithmetic operations in public key cryptosystems, so low-cost,high-speed hardware implementation is absolutely necessary. This paper presents an algorithm for prime fields for hardware implementation. The algorithm involves only ordinary addition/subtraction and does not need any modular operations, multiplications or divisions. All of the arithmetic operations in the algorithm can be accomplished by only one adder, so it is very suitable for fast very large scale integration (VLSI) implementation. The VLSI implementation of the algorithm is also given with good performance and low silicon penalty.     

一种新的基于分块的视频压缩感知算法

提出了一种新的基于分块的视频压缩感知算法,可以将视频采集和压缩编码有机结合起来同时进行. 为利用视频时间轴上的冗余,对参考帧和非参考帧使用不同的采样策略:对于参考帧,先进行分块然后进行常规的压缩感知采样;对于非参考帧,将分块后和参考帧对应块作比较然后调整采样策略. 非参考帧的采样可以为参考帧提供更多的信息,使得在采样数目很少的情况下得到更高的视频质量. 同时算法可以根据视频帧内部的纹理复杂程度自适应地调整采样速率,优化资源配置. 实验结果表明,相对于一般的压缩采样算法,本算法使用比以往算法少20%以上的采样值,得到的结果既符合人眼观察又有最高的信噪比.      

PFM神经网络VLSI电路的故障诊断应用

为了改变传统的基于软件的故障诊断模式,发挥神经网络超大规模集成电路(VLSI)的优势,提出了一种用于故障诊断的改进脉冲频率调制(PFM)模拟神经网络脉冲流VLSI电路.利用单层感知器网络、场效应管电路实现了一种新的数字模拟混合突触乘法/加法器电路.以此电路为基础,设计了进行主轴承磨损故障诊断的神经网络故障识别系统.用含有故障信息的噪声信号代替振动信号进行特征值提取,经过前置信号处理分析、故障特征值提取和神经网络运算,最后得出代表待诊断测试信号与标准故障模板之间"欧氏距离"的VLSI电路输出端电容的电压值.根据各个电压值,可以判断出故障类别.该电路具有较高的识别精度,可以实现实时在线的故障诊断.     

改进的离散小波变换流水线VLSI结构

为了解决离散小波变换的流水线超大规模集成电路(VLSI)结构硬件开销大的问题,在翻转结构的基础上,提出了一种改进的流水线VLSI结构.该结构采用合并提升步骤和流水线设计的方法,有效调整了原始数据的运算路径;其二维离散小波变换的结构由列滤波模块、2×2转置模块、行滤波模块和缩放模块4部分组成;行和列滤波器同时进行滤波,2×2转置模块实现了用几个寄存器代替大量的中间转置存储空间,并引入4选1的多路选择器到缩放模块中.实验结果表明,在关键路径的约束条件下,这种结构有效减小了硬件开销,降低了功耗.     

一种高速VLSI中布线系统模拟软件

传统的特征线法在用于求解无耗传输线时虽有简单的递归形式,且计算效率较高,但不能用于一般的有耗传输线,通过适当的参数修正后,导出了用于一般有耗均匀传输线递归形式的计算公式。记叙虎法只需计算传输线两端的电流和电压,计算效率高且节省内存,从改进节点法出发,将该算法模拟的时域模型等效为多端口器件,以此处理高速ＶＬＳＩ布线系统中的互连线,导出了其等效模型适用于改进节点法的构造方程,并设计了相应的布线系统通用     

高效椭圆曲线签名算法核心运算VLSI设计

针对椭圆曲线签名算法要使用的乘法器和除法器提出了一种新的结构，并在此基础上进行了系统设计。该设计进行了ASIC综合和仿真，其仿真结果和理论分析相符合，与其他设计相比，在时间复杂度上有所提高。     

一种改进型双级捕获系统研究及其VLSI实现

针对以匹配滤波器捕获作为前端,串行滑动相关器作为后级验证的普通双级捕获算法占用资源较多并且结构复杂的缺点,提出了一种改进型的双级捕获系统.该系统在前端利用积分时间较短的串行相关器快速跳过同步阶段,在后端采用不同积分时间的串行相关器组进行验证,并采用了一种改进的(1+M/N)检测算法.最后通过FPGA+DSP的硬件平台实现了捕获电路,利用Modelsim仿真验证了改进型双级捕获算法电路中各个模块的正确性.性能比较结果表明,相比普通双级捕获系统,所提出的系统不仅可以有效降低资源使用量,而且较大地提高了检测概率.     

MPEG-2运动补偿的VLSI设计

基于ＭＰＥＧ－２解码中运动补偿的控制复杂、数据吞吐量大，实现较困难，提出了一种适合于ＭＰＥＧ－２ＭＰ＠ＭＬ的运动补偿硬件实现方案，解决了时序分配，输入输出控制等较难处理的问题。文中的方案已经采用ＶＨＤＬ描述，并使用电子设计自动化（ＥＤＡ）工具进行了模拟和验证。结果表明，方案满足ＭＰＥＧ－２解码的要求，可用于ＭＰＥＧ－２的ＶＬＳＩ实现。     

快速二维小波变换VLSI结构

提出了一种快速有效的二维小波变换超大规模集成电路(VLSI).该结构是一种4输入/4输出直接型结构,行列滤波同时运行,包含4个行滤波单元和1个列滤波单元,行滤波单元通过使用折叠结构减少硬件资源,列滤波单元在每个时钟周期,可同时处理4路行滤波的结果.整个结构无需额外的缓存,数据处理无需停顿.将之与其他类似结构进行了比较,结果表明本结构系统响应快、输出速率高,适应于高速运算等应用场合.