Turbo码译码的改进SOVA算法

Turbo编码自1993年提出以来,由于其出色的译码性能,在编码界得到了广泛关注,逐渐被吸纳到一些标准化体系中。对于Turbo码的译码问题,目前已有许多种译码算法,在传统SOVA(软输出维特比算法)译码算法的基础上,给出了一种SOVA译码的改进算法,仿真结果表明该算法在译码性能等方面具有较强的优越性。     

次最佳软输入软输出译码算法

对两种次最佳软输入输出译码算法（简化的最小误符合率（ＢＣＪＲ）和软输出维持比算法（ＳＯＶＡ）的优缺点进行简化比较分析,并就进一步简化ＢＣＪＲ算法作了探讨。导出了以减少单步译码运算量为目的的两种简化算法递推公式;提出了一种更具一般性的活动窗ＢＣＪＲ算法实现方案。该方案用于级联码的迭代译码,通过适当调整活动窗参数,在尽可能降低算法复杂度的同时,获得与基于非活动窗ＢＣＪＲ算法时几乎相同的误比特性能。     

实现Viterbi 译码器幸存路径存储及译码输出的一种新方法

提出了一种幸存路径存储及输出的新方法-SMDO法，该方法与传统的寄存器交换法和回索法相比具有存储量小，译码延迟短的特点，并且极适合利用FPGA内置的EAB块实现。     

维特比译码器的VHDL模块化实现

在维特比译码器的软判决最大似然算法的基础上,提出一种新的基于坐标变换的找点算法,它只需求８点欧氏距,使问题大大简化,同时可获得４ ｄＢ的编码增益．随后串行地实现了加比选模块,并用组合电路结构化实现了移位输出．根据ＣＣＩＴＴＶ．３２ ｂｉｔ／ｓ用硬件描述语言（ＶＨＤＬ）合理地实现了整个译码器,得到了更快的速度和更小的电路规模．     

Turbo码SOVA译码器的系统仿真及性能分析

主要分析了3GPP标准中Turbo码采用SOVA译码器的译码性能.3GPP标准中给出了1/3Turbo码的编码结构和交织器设计方案,但未能给出译码方案.作者对帧长为4000bit的Turbo码,采用了SOVA译码器进行建模仿真.比较了SOVA译码器与MAX＿LOG＿MAP译码器译码的性能和实现复杂度.本文作者认为,从综合算法的性能、计算复杂度和时延等方面来考虑,SOVA译码器作为Turbo码的译码是一个比较好的选择.     

基于SISO Cyclic-2 PML算法TPC译码器的仿真研究

Turbo乘积码(Turbo Product Codes TPC)通过将软输入软输出迭代译码引入到线形分组乘积码获得了优异的译码性能.本文对TPC软输入软输出(SISO)Cyclc-2 PML译码算法及TPC的串行迭代译码结构进行了介绍,并对基于SISO Cyclic-2 PML算法的TPC译码器进行了仿真研究.     

Turbo码译码算法的时延改进分析

通过对Turbo码最大似然译码MAP算法（maximum posteriori probability algorithm）和SOVA算法（soft output viterbi algorithm）的比较和对SOVA算法的比较深入的分析，对Turbo码在译码过程中存在的时延较大的问题做出了一些改进，并且针对引进时延的不同原因讨论了具体的解决方案，通过Matlab进行仿真，表明这些改进是有意义的。     

栅格终止方案对Turbo码性能的影响

针对码速率为1/3、编码存储级数为m的Turbo码,研究了3种栅格终止方案:传统的单归零栅格终止方案,作者提出的前m尾交织双归零栅格终止方案和第三代移动通信系统(3GPP)推荐采用的无尾交织双归零栅格终止方案.Turbo码的译码采用软输出维特比算法(SOVA).从译码原理出发,对3种栅格终止方案的设计、译码性能及编码效率进行了分析和比较,并通过仿真给出了分别采用3种栅格终止方案的Tur bo码的误码率曲线.仿真结果表明,前m尾交织双归零栅格终止方案具有最低的误码率底限.     

卷积码及其维特比译码算法的软件实现

提出了数字通信系统中在信道受到干扰时信道译码器检测或修正解调器送来错误信息的一种软件实现方案，该方案应用VisualC 6.0软件技术实现了卷积编码器和维持比译码器功能，它不仅译码算法简单，易实现，而且可以得到较大的编码增益，具有良好的纠错编码功能，是一种软件方法的前向纠错编码技术，实验结果表明：应用软判决维持比译码算法时的误码率低于应用硬判决算法的误码率，一般要比硬判决算法多大约2dB的增益；约束长度越大误码率赵低，译码性能越好，在码率和约束长度不变时，硬判决算法的执行速度比软判决算法快。目前，该方案已应用于高精度网络彩色激光打印机，并获得好评。     

Turbo／MAP编译码器中的交织器优化设计

讨论采用软输出迭代译交织级联卷积码（Ｔｕｒｂｏ码）编译码器中的交织器优化设计问题．从基于最大后验概率（ＭＡＰ）算法与迭代译码的Ｔｕｒｂｏ码编译码原理出发,给出交织器设计的一些基本方法并分析其特点;提出“保奇偶”的随机交织器设计方案,它能有效地改善某些以提高编码效率为目的的“删余截短”Ｔｕｒｂｏ码的纠错性能．通过计算机仿真得出一些Ｔｕｒｂｏ码在加性高斯白噪声信道中采用不同交织器时的误码率数据,分析了交织类型和交织深度的变化对Ｔｕｒｂｏ码纠错性能的影响．针对Ｔｕｒｂｏ码的特点提出了在卫星通信等应用中交织器设计的实用性结论．     

基于SOVA译码算法的Turbo码在TMS320C54X上的实现

Turbo码是迄今为止性能最为优异的一种信道编码方式,是IMT2000信道编码的推荐标准。本文采用（7,5）递归系统卷积码,最小距离伪随机交织,软输出维持比译码算法在TMS320C54X上实现了Turbo码,并对所实现的Turbo码在不同信道,不同信噪比情况下的性能指标进行了模拟测试比较。     

跳频系统中Turbo码译码器的FPGA实现

给出了跳频系统中Turbo码译码器的FPGA(field programmable gate array)实现方案.译码器采用了Max-Log-Map译码算法和模块化的设计方法,可以对不同帧长的Turbo码进行译码.在Xilinx公司的FPGA芯片xc3s2000-4fg676上实现了帧长可变的Turbo译码器.在帧长为1 024 bit、迭代5次条件下,该译码器时延为0.812 ms,数据吞吐量为1.261 Mbit/s.分别在高斯白噪声和部分频带噪声干扰两种信道环境中测试该Turbo码译码器的误码率性能,在部分频带噪声干扰中使用了AGC(自动增益控制),结果表明,AGC有效提高了译码器在部分频带噪声干扰下的性能.     

基于FPGA的卷积码Viterbi译码器实现方法

基于状态机设计了FPGA平台的卷积码Viterbi译码器。分析了该卷积码的格型图。利用其状态转移矩阵特点对Viterbi译码算法进行了简化。将译码器核心工作过程分为计算、比较、输出三个状态,通过计数器控制状态的转换。针对加法器不同的复用方法提出三种结构的译码器,并对不同结构的资源消耗情况进行了分析比较,这三种结构为实现更灵活的设计提供了选择依据。最后利用Modelsim软件对其进行了仿真,时序和译码结果和预期一致,证明该译码器的有效性。     

Turbo译码算法研究及其性能分析

要介绍Turbo码的基本构造的基础上，进一步介绍了Turbo码的几种主要的译码算法，并采用MATLAB仿真，分析其性能。结果表明，采用16384位交织器，译码率最小。     

基于ME算法的RS译码器的原理和FPGA实现

RS（Reed—Solomon）码是具有很强纠错能力的线性分组码,广泛应用于各种通信和存储系统中。文中设计的译码器采用修正的欧几里德算法（MEA）,并在实现中采用公共项提取算法有效地优化了乘法器,以迭代、复用等方法降低了RS码译码硬件实现的复杂度。并用Verilog-HDL语言实现了RS（255,239）码的译码器各个模块的功能。     

一种用于IP包差错控制的RS译码器及其FPGA实现

为了减少RS译码器所占用的现场可编程门阵列(FPGA)资源,研究了RS码的译码算法．提出了使用Actel公司的ProASIC——^PLUS系列芯片实现IP包差错控制系统中RS码的译码方案,采用码型RS(100,81)进行纠错,同时结合大运算量环节,描述了利用改进的BM算法实现译码功能的具体方案,该方案相对于传统的方案更能节约资源．实验表明,该译码器完成了IP包差错控制的要求,译码器输入码流速率可达30Mbit／s,最后介绍了ProASIC——^PLUS系列芯片的基本结构特点及用FPGA实现的关键技术。     

维特比译码的双读出回溯算法及ASIC实现

在分析维特比译码器回溯算法的基础上，归纳出回溯算法的规律，提出了双读出回溯（ＤＲＴＢ）算法。计算表明，ＤＲＴＢ算法在不增加硬件开销的情况下，使回溯运算速度达到原来的４倍。本文还介绍了基于ＤＲＴＢ算法幸存路径存储器单元（ＳＭＵ）的ＡＳＩＣ结构和物理设计。对半导体集成电路的测试表明，本文提出的ＤＲＴＢ算法及电路结构是成功的。     

MPEG-4视频解码器系统设计与实现

对于设计像MPEG-4视频解码器这样复杂的系统，关键在于系统结构的设计，本文从并行性的角度出发，提出了一种适合VLSI实现的MPEG-4解码器系统结构，它支持MPEG-4 ASP @L5码流，达到MPEG-4对解码精度和实时性的要求，通过一致性测试，设计过程中采用了软硬件协同仿真的方法，缩短了开发周期。