MIMO-OFDM系统中CSI Viterbi译码算法研究

Viterbi译码器是通信系统中应用非常广泛的译码器。与其他单载波调制技术相比,OFDM系统巾的Viterbi译码有其特别之处．可以根据在信道均衡时所得到的信道频域响应系数为译码算法提供判决权重,被称为CSI Viterbi译码算法。首先介绍了OFDM系统的CSI Viterbi译码器算法,然后以V—BLAST为例推导出MIMO-OFDM系统中的CSI Viterbi译码器算法,并通过仿真证明使用CSI Viterbi算法能有效改善系统的性能。     

Viterbi译码器的FPGA设计实现与优化

在分析Viterbi译码算法基础上，采用一种新的流水结构设计Viterbi译码器的ACS模块．合理安排幸存路径的读写，采用单指针回溯算法译码输出，最终在Xilinx ISE上完成了约束长度为9的Viterbi译码器的FPGA设计．仿真实验结果表明，设计的译码器在资源消耗上有较大优势．     

可动态配置维特比译码器的设计与实现

新一代移动无线通信系统的高速发展已成为现代通信技术的研究热点.本文设计了一种多速率多调制方式的可动态配置译码深度的Viterbi译码器,根据系统不同的调制方式,自适应控制模块动态的配置系统参数,选择系统调制方式下的最佳译码深度.对比传统的Viterbi算法,对分支度量模块(BMU)、幸存路径存储模块(SMU)进行了优化,在Xilinx公司的SC4VSX35硬件平台上进行了FPGA测试验证,结果表明该设计完全满足自适应配置要求,硬件资源占用、译码延迟、系统功耗均得到了优化.     

数字通信中卷积码Viterbi译码算法的研究及软件实现

介绍了数字通信系统中一种卷积码为特比译码的软件实现算法,在CCS环境实现了(2,1,7)卷积码Viterbi译码功能,在程序实现中充分利用了卷积码的特性,运用网格图和回溯以得到译码输出。     

独立前向滑块式超高速Viterbi译码器结构设计

超宽带(UWB)通信系统需要高达480Mb/s的Viterbi译码器,而传统并行Viterbi译码器结构难以在现场可编程门阵列(field-programmable gate array,FPGA)上实现该速率。该文提出了独立前向滑块式并行Viterbi译码结构,解决了传统并行Viterbi译码器硬件实现存在的布线拥塞、逻辑资源消耗过大等技术难题,有效提高了系统最大工作时钟频率;同时,给出一种精简加比选单元(ACSU),通过减少加比选迭代运算阶数,降低了关键路径延时,进一步提高了系统最大工作时钟频率。完成4路并行Viterbi译码器的硬件设计,并在Xilinx Virtex-4FPGA上进行了验证,其最高译码速率达720Mb/s。     

一种基于分支度量标准的新卷积码译码算法

提出了一种新的门限可调的序列译码算法和一种新的遍历译码树图的方法.取代了传统序列译码算法的路径度量,该算法使用基于最大似然准则的分支度量.算法引入了2个新参数:跳回距离和来回距离.该算法的性能与其他序列译码算法和Viterbi算法相比,适合于长约束长度卷积码译码.结果表明,该算法是一种很好的可以用来对卷积码译码的方法,其译码速度快,并且具有良好的误码率(BER)性能.     

最大似然序列检测中的Viterbi算法的实现

讨论Viterbi算法在最大似然序列检测中的实现.先给出带宽受限,存在失真且先验未知以及具有AWGN条件下信道的一种数学模型.由此得到Viterbi算法在最大似然序列检测中的表示形式,且根据其在此信道模型下的算法描述,具体分析了三种信道下最大似然序列检测中Viterbi算法的设计问题.使用MATLAB仿真实现并根据仿真结果分析其性能.提出Viterbi译码算法对于信道特性无论好坏是普遍适用的,大大补偿了存在符号间干扰(ISI)的信道的接收性能,降低了误码率.是一种信道存在符号间干扰(ISI)的接收性能的最佳补偿方法.     

离散时间白噪声信道中的维特比算法在VC中的实现

本文讨论维特比(Viterbi)算法在离散时间白噪声信道中的实现。先给出带宽受限,存在失真且先验未知以及具有AWGN条件下信道的一种数学模型。由此得到维特比(Viterbi)算法在离散时间白噪声信道中的表示形式,且根据其在此信道模型下的算法描述,具体分析了离散时间白噪声信道中的维特比(Viterbi)算法设计问题,并利用VC6.0得出仿真结果和性能分析,得出维特比(Viterbi)译码算法对于信道特性无论好坏是普遍适用的,大大补偿了存在码间串扰(ISI)的信道的接收性能,降低了误码率。提高了信道的传输性能。     

基于FPGA的卷积码Viterbi译码器实现方法

基于状态机设计了FPGA平台的卷积码Viterbi译码器。分析了该卷积码的格型图。利用其状态转移矩阵特点对Viterbi译码算法进行了简化。将译码器核心工作过程分为计算、比较、输出三个状态,通过计数器控制状态的转换。针对加法器不同的复用方法提出三种结构的译码器,并对不同结构的资源消耗情况进行了分析比较,这三种结构为实现更灵活的设计提供了选择依据。最后利用Modelsim软件对其进行了仿真,时序和译码结果和预期一致,证明该译码器的有效性。     

用MSP430实现(2,1,4)卷积码编码及Viterbi译码

介绍了一种利用TI公司的超低功耗单片机MSP430实现由(2,1,4)卷积码生成的最佳增信删余码(Punctured Codes)的编码与其Viterbi译码的技术.首先简要介绍了由(2,1,4)卷积码生成的最佳增信删余码的编码原理与解码方法,其本质上是为了降低码率和冗余信息而牺牲码的性能的一种做法.译码采用了Viterbi算法.本文的目标是尽量用较快的速度、较少的硬件资源达到用单片机来实现卷积码的编码与Viterbi译码.在本文中详细介绍他们的实现方法.     

TD-SCDMA系统中维特比译码器的硬件实现

TD-SCDMA系统中采用约束长度为9的卷积编码作为信道编码方案之一，维特比译码器是一种人们广泛采用的卷积编码的解码器；通过分析卷积编码及维特比译码的过程，介绍了一种适合TD—SCDMA系统中软判决维特比译码器实现的硬件结构，此结构也适用于WCDMA等无线通信系统的维特比译码器的设计。     

Viterbi解码器的纠错门限及其对多用户检测的影响

多用户检测技术因可极大提高CDMA系统的容量而受到广泛关注．文中研究了结合前向纠错解码的多级并行干扰对消多用户检测器的性能，讨论了卷积码的纠错能力，给出了Viterbi解码器的输入和输出特性曲线，提出了viterbi解码器的纠错门限及其两种表示方法．系统仿真结果表明，接收信号的信干比低于Viterbi解码器的纠错门限时，多用户检测器将不能正常工作，在设计实际多用户检测接收机时要设法克服纠错门限造成的影响。     

高速Viterbi译码器的FPGA实现

为实现无线局域网技术中的高速Viterbi译码要求,本文提出了一种基于FPGA实现的Viterbi译码器的并行结构,并从路径度量管理着手,合理组织了存储器的结构,理论研究和实验结果均表明,此种结构具有译码速度快,结构简单,易于实现的优点.     

TD-SCDMA系统中维特比译码器的硬件实现

TDSCDMA系统中采用约束长度为9的卷积编码作为信道编码方案之一，维特比译码器是一种人们广泛采用的卷积编码的解码器；通过分析卷积编码及维特比译码的过程，介绍了一种适合TDSCDMA系统中软判决维特比译码器实现的硬件结构，此结构也适用于WCDMA等无线通信系统的维特比译码器的设计。     

一种基于维特比解码的超高频RFID读写器解码器设计

车辆管理和生产管理等应用对超高频射频识别(UHF RFID)读写器的灵敏度有很高的要求.读写器数字基带解码器作为接收链路的关键环节,其误码率(BER)性能直接影响读写器的接收灵敏度.维特比解码是一种广泛应用于卷积码的解码算法,利用卷积码中码元间的相互联系实现纠错解码.本文首次将维特比解码移植应用于UHF RFID系统中的FM0编码的解码算法中.该解码器利用FM0编码的记忆性,结合维特比解码的纠错能力来降低误码率.仿真结果表明,该解码器在信噪比(SNR)为7.3dB的条件下,可以将误码率降至10-5.相对于最优接收机结构,该解码算法有2.5dB的信噪比优势.     

基于FPGA的多约束长度Viterbi译码器

现有的各通信系统中卷积码的约束长度各不相同．为充分利用现有资源很有必要研究多约束长度的Viterbi译码器．基于FPGA讨论了实现多约束长度的卷积码的Viterbi译码器的一些问题．主要讨论了分支度量单元(BMU)、加比选单元(ACS)、路径度量寄存器单元(PMU)和幸存路径存储器单元(SVU)实现中的一些问题．     

Viterbi译码器的FPGA实现技术研究

提出了一种实现高速并行Viterbi译码器的结构，并且将SMDO法^[1]用于幸存路径存储和输出模块部分．本设计已基于FPGA得以实现，获得了译码速度快、延时小的效果．     

IEEE 802.11a Viterbi译码器的算法研究与实现

详细分析了高速(2,1,7)Viterbi译码器的软件设计。在不影响译码性能的前提下,采用了一系列适用于硬线逻辑的软件算法,从而使译码器输出数据的吞吐量达到112 Mbs。