寄存器堆设计方法研究

本文利用Verilog硬件描述语言设计了一个寄存器堆,并对其进行了仿真测试。该寄存器堆包含32个32位的寄存器,具有2个读端口和1个写端口．仿真结果表明该寄存器堆的功能是正确的。     

算术逻辑运算单元的设计与仿真

本文利用Verilog硬件描述语言并采用结构化建模方法设计了一个算术逻辑运算单元,并对其进行了仿真测试。该算术逻辑运算单元的字长为32位,能够实现加法、减法、逻辑与、逻辑或四种运算,并产生相关的标志位。仿真结果表明该算术逻辑运算单元的功能是正确的。     

从Verilog到VHDL的翻译器VtoV的设计与实现

研究硬件描述语言Verilog和VHDL共有的语言特性,研制SUN SPARC2工作站环境下的翻译系统。在SUN SPARC2工作站平台上使用C＋＋提取出一个组通用的硬件数据结构,可以进行代码重用。在SUN SPARC2工作站上设计和实现了一个从硬件描述语言Verilog到VHDL的翻译器VtoV。该翻译器能够实现从Verilog的行为子集到VHDL的转换。     

用Verilog HDL开发生物芯片的探讨

为了降低生物芯片的制作成本，使其能批量生产，可采用一种优秀的硬件描述语言Verilong HDL进行开发．用Verilog HDL开发生物芯片，根据自身的设计思路形式化抽象表示电路的结构和行为能提高电路设计效率、缩短芯片制作周期、降低芯片的制作成本，并为大规模批量生产提供有利的条件，因此用Verilog HDL开发生物芯片具有良好的发展前景．     

基于SystemC的RISC CPU行为描述

探讨了一种基于SystemC的RISC CPU建模方法，建立了一个SPARC精简指令集CPU的整数单元(IU)行为级模型．该模型作为指令集仿真器(ISS)．基本达到了RISC CPU的功能要求．为程序提供了一个CPU模拟平台．减少了软硬件协同设计的周期，这对片上系统SOC的实现具有重要的意义。     

基于Balsa的异步集成电路设计方法

由于异步电路具有高性能、低功耗及模块性等特点,特别是在超高速集成电路中可以解决时钟偏斜的问题,使其成为当今集成电路尤其是CPU设计研究的热点。但异步电路开发难度较大,软件及工具功能受限等因素限制了其迅速发展。文章介绍了由英国曼彻斯特大学开发的异步电路设计语言Balsa及相关开发平台的使用方法和设计流程,并与现有硬件描述语言进行了比较分析,提出了异步电路设计工具的发展方向。     

多周期处理机控制模块的设计与仿真

本文针对一个可广泛应用于嵌入式系统的多周期处理机,提出了其控制模块的设计方法,用Verilog硬件描述语言设计实现了该控制模块,并通过仿真验证了其功能是正确的。     

MCS-51中串行口IP的设计

该文介绍了一种串口的内部结构及其模块化实现，并结合具体工作方式给出了仿真结果，在文章的最后讨论了可综合的编程风格和在设计中遇到的问题及其解决方法．该文设计的串口IP已经结合其它IP做成了一个SOC系统，并成功地通过了FPGA的测试．     

SMP与RISC的功能对比

本文对ＳＭＰ和ＲＩＳＣ技术加以比较，以便展望计算机硬件技术的发展。     

EDA技术在电子线路设计中的应用

本文介绍了EDA技术的特点及其发展趋势,并且采用EDA技术实现了一种整数分频的通用分频器。介绍了利用VerilogHDL硬件描述语言输入方式以及分频器电路的设计过程,并在QuartusⅡ环境下对该电路进行了仿真。     

计数器设计在EDA教学的应用

计数器在数字电路中有着广泛的应用,现提出一种计数器设计穿插在电子电路设计的教学方法,使学生能够快速地根据现有的数字电路知识转化到EDA的应用。     

硬件描述语言与数字集成电路课程教学

以交通灯控制器的设计为例，介绍了Verilog硬件描述语言在数字集成电路课程教学中的应用，并探讨了硬件描述语言对数字集成电路设计方法的影响以及现代数字集成电路的教学方法。     

基于复杂系统硬件设计新方法的研究

在分析传统硬件设计方法所存在问题的基础上 ,介绍了硬件描述语言 ,给出了采用硬件描述语言设计复杂系统硬件电路的新方法 ,并指出了这种新方法所具备的优越性     

超高速集成电路硬件描述语言VHDL

1引言 1980年3月,美国国防部实施了旨在提高高速集成电路技术领域尤其是国防系统的技术水平的“VHSIC计划”。计划初期就已明确提出需要一种用以交流设计数据的硬件描述语言。1981年夏,国防分析协会组织了一个专门小组来定义这种标准语言的需求。国防部以该小组的最终报告为基础定义了VHSIC硬件描述语言即VHDL的需求集合,提出了实现VHDL及其支持环境的二阶段方案,并由TI、IBM、Intermetrics三家     

RISC设计和硬件结构

精简指令系统计算机（ＲＩＳＣ）以其在性能价格比上所占的优势以及设计周期短等特 点而得到迅速发展。文中讨论了 ＲＩＳＣ的指令系统和硬件实现原则，说明了编译优化的 重要性，并对ＲＩＳＣ进行了性能评价。     

单片机与FPGA逻辑接口的Verilog实现

提出了一种FPGA与MCS51单片机接口的逻辑实现方法,并给出了Verilog硬件描述语言的源程序。本设计在实际电路中得到验证,其性能是可靠的。     

RISC技术发展研究

在计算机技术的许多变革中，最有意义的变革是从复杂指令集(CISC)过渡到精简指令集(RISC)体系结构。RISC体系结构打破了传统的处理器体系结构朝复杂化方向发展的常规思路，结构简单，便于利用VLSI以至ULSI工艺制造，也便于在处理器内部实现并行处理，奠定了现代计算机发展的基础。     

硬件描述语言VHDL到Verilog的翻译

分析了两种常用硬件描述语言 Verilog和 VHDL的语言特征 ,找出它们之间内在的对应关系 ,并阐述了由 VHDL向 Verilog语言翻译的实现方法。这对于硬件设计具有辅助作用     

基于Max-Log-MAP算法的Turbo码的硬件设计与实现

Turbo码的应用使得信道编码技术发生了革命性的变化，其译码性能距离Shannon极限只有0．7dB．因而被广泛用于功率受限的无线信道。针对3GPP TS25．212协议给出的WCDMA系统中的Turbo编码器结构．提出了一种硬件实现方法，用Verilog HDL语言描述了译码器各功能模块，并在active HDL中实现了编译和仿真。     

Manchester编码器的VHDL设计

指出了Manchester波形具有无直流分量、宏观纠错力强、定时信号提取容易等优点，提出了采用Verilog HDL设计实现的Manchester编码器，这种设计是用软件设计技术来设计硬件系统，具有很好的灵活性、实用性和可操作性．