高精度模数混合SAR ADC校准算法

针对高速逐次逼近型模数转换器中的比较器失调和电容失配问题,设计一种模拟前端“粗”校准与数字后端“细”校准相结合的模数混合校准技术,对系统失调电压以及电容失配分别进行抵消、量化与补偿,从而在保证模数转换器采样速率的同时能够有效提高转换精度和信噪比。基于12位模数转换器对所提出的电路结构和校准算法进行了Matlab行为级建模仿真,算法校准后在80 MHz采样率下信噪失真比达到73.28 dB,有效位数11.88 bit,分别比校准前提高15.1dB与2.5 bit。     

一种高速、低复杂度的数字校准技术

介绍了一种应用于高速高精度流水线模数转换器的数字后台校准技术.该技术基于2.5位/级的开关电容式MDAC结构,在前2级MDAC引入用于携带误差信息的随机序列,利用信号相关理论在数字域中通过累加、平均的方法提取出这些误差信息,并在最终的数字输出端补偿.该技术能够有效地减少由于电容失配和增益有限性等非理想因素的影响,提高系统的性能;同时它具有算法简单、应用灵活、不中断正常输出、工作频率高等特点.经过FPGA验证,校准后有效位数从8.5 bit提高到13.7 bit,无杂散动态范围从52.7 dB提高到108.4 dB.     

流水线模数转换器的一种数字校准技术

为了降低流水线模数转换器中数字校准电路的规模和功耗,提出了一种新的基于信号统计规律的后台数字校准技术.该技术采用自适应搜索算法和二元单调函数的幅值增量比较算法,分别对基于信号统计规律的数字校准技术中的距离估计电路和查找表进行优化设计,减少了距离估计所需的数字电路和查找表所需的ROM空间,极大地降低了数字电路的规模和功耗.应用该校准技术实现了一个12位、采样率为4×107 s-1的流水线模数转换器.测试结果表明,同优化前相比,该芯片数字电路的功耗降低了931%,所需ROM空间减小了95%.整个芯片采用SMIC 0.18μm CMOS工艺设计,总功耗为210 mW,芯片面积为3.3 mm×3.7 mm.     

分时交替模数转换器通道失配校准技术进展

在简要介绍分时交替模数转换器采样技术及通道失配对其影响机理的基础上,阐述了近年来国内外分时交替模数转换器误差校准技术的最新研究进展,归纳了各个校准技术的实现方法及优缺点.大多数校准技术具有误差估计精度高、收敛速度快、自适应性强等优点,同时存在计算复杂、资源浪费、硬件实现困难等缺点;并进一步分析了当前校准技术存在的关键问...     

一个用于流水线模数转换器的高精度、低功耗采样保持电路

介绍了一个用于高精度模数转换器,采用 0.25μm CMOS工艺的高性能采样保持电路。该采样保持电路的采样频率为 20MHz,允许最大采样信号频率为 10MHz,在电源电压为 2.5V 的情况下,采样信号全差分幅度为 2V。通过采用全差分flip-around结构,而非传统的电荷传输构架,因而在同等精度下,大大降低了功耗。为了提高信噪比,采用自举开关。Hspice仿真结构显示：在输入信号为 5MHz 的情况下,无杂散动态范围（SFDR）为 92.4dB. 该电路将被用于一个14位 20MHz 流水线模数转换器。     

12位100 MHz Bicmos流水线模数转换器的设计

为了解决流水线结构模数转换器(ADC)的高速度、高精度和大动态范围兼顾问题,提出了一种改进的2.5 b/级与1.5 b/级结构相结合的系统设计方案.该系统中,流水线第1级采用2.5 b/级结构,2～10级均采用1.5 b/级结构,改进后的结构增大了系统的动态范围,同时更加模块化,降低了电路设计的复杂度.设计了2级Bicmos运算放大器,并提出了一种全新的应用于1.5 b/级结构的差分比较器.所设计的运算放大器可同时实现高增益、大带宽,电路速度快,不需要额外的补偿电容,可应用于高频环境,并具有较大的输出摆幅.所设计的差分比较器电路简化,节省了元件,不需电阻分压网络产生参考电压,减小了芯片面积.ADC系统采用0.35 μm Bicmos工艺技术和3.3V工作电压,经仿真实验,在100 MHz的采样频率下,该系统的信噪比为73.7 dB,对应的有效位为11.95 b,无杂散动态范围为87.4 dB,实现了12位高分辨率和100 MHz的高采样速度.     

流水线模数转换器中高速低功耗开环余量放大器的设计

为了降低流水线模数转换器(ADC)中余量放大器的功耗并提高其速度,提出了一种新的开环余量放大器结构及其增益控制方法.该放大器采用简单差动对结构,并使用放大器的复制电路和一个差动差值放大器来控制主放大器输入对管的跨导,以稳定开环余量放大器的增益.所提出的放大器结构可以工作在低电源电压下,而且不需要共模反馈电路,与采用共源共栅结构和共模反馈的开环放大器相比,功耗更低,响应速度更快.仿真结果表明,所提开环余量放大器的功耗仅为5.5mW,在满幅度阶跃输入的情况下,输出建立时间小于3ns.将该开环余量放大器应用到采用数字校准的流水线ADC中,实现了采样率为4×107s-1的12位模数转换.     

低耗能流水线模数转换器的运算放大器设计与仿真

基于0.13,μm工艺,设计一个用于1.2,V低电压电源的10比特83MSPS流水线模数转换器的两级运算放大器.该放大器采用折叠共源共栅为第一级输入级结构,共源为第二级输出结构.详细介绍了运算放大器的设计思路、指标确定方法及调试中遇到的问题和解决方法.模拟结果显示:该运算放大器开环直流增益可达79.25,dB,在负载电容为2,pF时的单位增益频率达到838 MHz,在1.2,V低电压下输出摆幅满足设计要求,高达1 V,满足了10比特低电压高速度高精度模数转换器的要求.     

低功耗33MHz采样频率,10比特流水线结构的模数转换器

介绍了一个 33MHz,10bit,3 3V流水线结构的模数转换器 (ADC) .该ADC采用了一种带预放大级的运算放大器和一种动态比较器来降低功耗 ;采用了电荷泵电路来提升时钟信号的电压 ;采用了一个恒跨导偏置电路 .本芯片在 0 35 μmCMOS工艺上实现 ,芯片面积为 1 2× 0 .4mm2 .芯片工作在 33MHz时功耗为 6 9 4mW ,采样 16MHz正弦信号时的信噪比 (SNDR)为 5 8 4dB .     

一种应用于高速高精度流水线ADC的差分参考电压源

介绍了一种应用于高速高精度流水线模数转换器的输出电压可调参考电压源.该参考电压源由电压产生电路和驱动电路组成,具有良好的灵活性,输出的差分参考电压的幅度差和共模电平可以通过输入基准电压和输出共模电压加以调整与控制,可以输出精度高,稳定性好的参考电压,已成功应用于14-bit 100 MS/s的流水线型模数转换器.该参考电压源采用SMIC 0.18μm 1P6M CMOS工艺实现,版图面积为511μm×440μm,功耗为36 mW.测试结果显示,在25.1 MHz的输入频率下,应用该参考电压源的14-bit 100 MS/s流水线ADC的信噪失真比为70.2 dB,无杂散动态范围为86.2 dB.     

用于高性能电流舵型DAC的数字校准模块

提出了一种用于14-bit 400MS/s电流舵型数字模拟转换器的数字校准模块.在校准关闭时,该模块仅作为温度计译码器进行编码转换.在校准开启时,校准开关基于一个低频校准时钟,依次对电流单元进行校准.由于使用单一频率的校准时钟会在SFDR中引入杂散尖峰,降低DAC的动态性能,所以本设计中的数字校准时钟模块采用了LFSR与CA叠加的结构,在频带上提供近似白噪声的输出控制信号.该数字模块采用SMICCMOS 0.18μm 1P6M工艺,电源电压为1.8V.研究结果表明,在200MHz下,对5MHz的输入信号,模块开启后,SFDR的提升接近18dB.可知,该模块可以大幅提高数模转换器的SFDR,可用于高性能电流舵型DAC中.     

一种基于伪随机动态补偿的12位250 MS/s流水线ADC

提出了一种基于伪随机补偿技术的流水线模数转换器(ADC)子级电路.该子级电路能够对比较器失调和电容失配误差进行实时动态补偿.误差补偿采用伪随机序列控制比较器阵列中参考比较电压的方式实现.比较器的高低位被随机分配,以消除各比较器固有失调对量化精度的影响,同时子ADC输出的温度计码具有伪随机特性,可进一步消除MDAC电容失配误差对余量输出的影响.基于该子级电路设计了一种12位250 MS/s流水线ADC,电路采用0.18μm 1P5M1.8 V CMOS工艺实现,面积为2.5 mm2.测试结果表明,该ADC在全速采样条件下对20 MHz输入信号的信噪比(SNR)为69.92 dB,无杂散动态范围(SFDR)为81.17 dB,积分非线性误差(INL)为-0.4~+0.65 LSB,微分非线性误差(DNL)为-0.2~+0.15 LSB,功耗为320 mW.     

一种高精度低功耗流水线ADC开关电容电路

提出一种新的电容失配校正方案及功耗驱动的OTA设计思路,通过对虚地电容的修正,将电容失配因子在取样保持系统中去除,达到提高电容匹配程度,降低OTA增益误差的要求,使开关电容部分的瞬态功耗下降.本文采用TSMC 0.18μm工艺设计了一个8位,取样速率为200MHz的流水线结构模数转换器作为验证电路,仿真结果说明此优化结构符合高精度和低功耗要求,可应用到流水线等高速模数转换电路中作为信号前端处理模块使用.     

改善辐照加固设计流水线型模数转换器性能的抖动电路技术

提出了一种能够改善高精度辐照加固设计流水线型模数转换器（ADC）动态性能指标的减式抖动电路技术.其中,基于深度伪随机数生成器所产生的伪随机数来驱动高精度数模转换器而生成所需的抖动信号,将抖动信号与ADC的输入信号相加输送给ADC进行量化,并将抖动信号从ADC量化输出中减去,以降低ADC的信噪     

数字扫描变换器中显示制式变换的递推算法

首次提出了一种新的实现数字扫描变换器中显示制式变换的极坐标变换方法 ——递推算法,并提供了提高运算精度的途径。计算机仿真结果证明了方法的可靠性。 此法可大大减少硬件规模,降低成本,有利于数字扫描变换技术的推广和应用。     

阵元位置误差和通道不一致性的校正方法

针对等跨线性阵列天线的阵元位置误差和通道幅度相位不一致性问题,提出了一种采用单校正源分时多方位的无相位延迟模糊校正方法,该方法无须准确已知校正源入射角,对于通道幅度相位参数没有任何限制,对噪声具有较强的坚韧性,而且在校正源频率有一定的估计误差时也可较准确地估计阵元位置参数,文中对校正方法的配置问题进行了分析,提出了使测量误差较小的优化配置方案,计算机模拟实验结果证实了本文算法的有效性和关于校正方位配置的一些结论。     

一种合成宽带数字波束形成相控阵通道幅相误差的校准方法

在对相控阵雷达数字化单脉冲和差波束形成原理研究的基础上,给出了单脉冲比的提取模型。对通道幅相误差与角度估计精度的关系进行了分析,结果表明通道幅相误差将导致和波束主瓣畸变,增益降低,进而影响角度测量的精度;在利用合成宽带信号进行距离高分辨成像时,通道的幅相误差将会导致高分辨距离像的畸变。针对通道误差的校准提出了一种不需要注入参考信号的盲自适应校准方法,利用接收信号作为参考信号,采用改进的NLMS算法求取校准权值,在校准过程中进行通道延迟的补偿。仿真结果证明了该方法的有效性。     

四路视频和音频信号的光纤传输系统设计

利用可编程式逻辑器件、并串转换器和串并转换器及光收发器,设计一个专用的数字光纤传输系统.将多路模拟基带信号的视频和音频进行数字化,形成高速数字流;然后,在现场可编程门阵列(FPGA)上对高速数字流进行时分复用,并通过并串转换器转换为串行数字流,送到光发射器;最后,通过光发射器发射耦合进入光纤传输.接收端则进行相反的操作...     

一种用于高速高精度DAC的数字校准方法

提出了一种适用于14bit 200MHz数模转换器的数字校准电路模块.在非校准状态,该模块仅仅将输入数据进行相应的编码转换,在校准状态时,该模块不仅对输入信号流进行编码转换,还提供额外的校准控制信号,用来控制DAC中模拟电路进行校准.该模块采用SMIC CMOS 0.18μm 1P6M工艺,电源电压为1.8V.最终芯片测试结果表明,在200MHz工作频率下,该模块能够将数模转换器的SFDR最大提高27dB.