实时系统中基于DVS与Cache划分技术的节能研究

DVS(动态电压调度)和cache划分是用来节约嵌入式系统能耗的技术.两种技术的结合会具有更好的节能效果,而且有cache划分的其他优点,关键问题是如何为每个任务确定执行时的电压和cache大小来使系统能耗最小.在实时嵌入式系统中针对这一问题,提出了一个多项式时间复杂度算法.实验对比了多组测试集在不同算法下的能耗,结果表明,本算法在满足实时性约束条件下有效地降低系统能耗.     

基于WDC结构的低静态功耗Cache设计

基于片上cache占处理器芯片功耗的比重越来越大,提出了一种新的路衰减cache(Way-Decay Cache,WDC)结构．该结构通过门控Gnd技术来动态地关闭或开启部分cache路,使得cache结构可以在低功耗配置和正常配置之间切换,从而达到降低静态功耗的目的．与现有的低功耗cache结构相比,附加的逻辑少,实现简单,具有硬件的可实现性．试验结果表明,该结构可以降低cache的功耗,同时对cache整体的性能影响很小．     

基于ARM7TDMI 的I_cache controller设计

Cache,即高速缓冲存储器,是位于微处理器和主存之间规模小、速度快的存储器.提出了基于AR-M7TDMI核的指令cache控制器的设计方案和电路实现.主要采用verilog硬件描述语言对I—cache controller进行RTL描述,并用modelsim工具进行前端仿真,比较了嵌入式系统中有无I_cache的工作效率.结果表明,系统中加入I_cache电路以后存储性能会有显著提高.     

“龙腾R2”微处理器数据cache的设计与实现

集成电路制造工艺的迅猛发展为设计高性能微处理器系统打下基础,自主研发高性能微处理器在我国具有很重要的意义.在微处理器的体系结构设计中,"存储墙"问题是很多设计者将面对的难题.以前的研究证明了片上cache是解决处理器与主存储器之间的速度差异的有效措施之一,是片内存储系统中最关键的部分.因而,设计与系统相匹配的cache对于处理器整体性能的提升有很大的帮助.针对航空应用领域,西北工业大学航空微电子中心自主研发设计了32位嵌入式RISC微处理器"龙腾R2",考虑到其应用特性,提出了一种支持多机系统的数据cache的设计方案;讨论了其RAM组织结构、高速缓存一致性、监听协议等.介绍了具体设计实现,包括控制通路和数据通路的设计;并且提出了优化的设计方法,保证了数据cache的低功耗.目前芯片已经成功流片,采用CMOS 0.18 μm工艺实现,芯片面积为4.8×5.2 mm2,主频达到233 MHz.     

Java虚拟机中的动态锁cache优化

Java虚拟机在运行过程中使用即时编译器编译Java程序的热点方法,然后直接执行热点方法的本地代码.锁cache机制允许Java虚拟机将编译方法的本地代码锁在cache中,以提高编译执行时的指令cache命中率.通过分析Java虚拟机中编译方法的调用规律,得到编译方法的活跃时间段、平均大小和内存分布情况.基于编译方法的调用规律,给出Java虚拟机中的动态锁cache优化方法.在Java热点方法的活跃期将其本地代码段锁在cache中,以减少cache失效.最后,在龙芯3A的HotSpot虚拟机上实现了动态锁cache优化方法.实验结果表明,Java虚拟机中的动态锁cache优化方法能够使SPECjvm2008运行时的cache失效次数平均降低8.5%,性能平均提升4%.     

深亚微米和3D背景Cache延迟设计与模拟关键技术

研究了深亚微米和3D条件下的cache访问延迟的设计和模拟技术.对不同容量、不同关联度、不同技术的cache进行了模拟.实验结果显示,深亚微米条件下,互联网络成为影响cache访问延迟的重要因素,40 nm工艺下它可占cache总访问延迟的61.1%;tag比较器的延迟对cache访问延迟的影响可达9.5%.但后者并未得到已有模型的重视.鉴于此,对已有的cache访问延迟模型进行了改进.基于3D条件下多核处理器最后一级大容量cache(L3C)的容量不断增长的趋势,eDRAM在功耗和面积上的优势使其更具吸引力.模拟结果显示,在容量为1 MB, 4 MB及大于16 MB的L3C设计下,相同容量的eDRAM cache延迟比SRAM cache小,差值为8.1%(1 MB)至53.5%(512 MB).实验结果显示,未来3D多核处理器设计中eDRAM是设计L3C的更佳选择.     

一种应用于低功耗SRAM的新型预充电策略(英文)

针对传统预充电技术在SRAM每次读操作前都要进行预充电的方式,提出了一种新型的SRAM间歇式预充电技术,即只在位线电压较低时才充电的策略.该技术在面积不变的前提下降低了SRAM的读功耗,并且成功应用于8 KB 4路组相连cache中.为了精确验证该技术,将cache中的tag部分21×128 bit SRAM阵列及外围电路,分别采用传统预充电技术和该预充电技术进行单独仿真.Hspice的仿真结果表明,在SMIC0.18μm工艺下,工作频率为250 MHz,电源电压为1.8 V时,该技术在连续读操作过程中可以在保证读出结果正确的前提下,比传统方式节省大约24.4%的读功耗.     

用于低功耗的动态可重构cache结构

提出一种针对嵌入式应用的动态cache重构管理机制.根据应用程序的不同,它能在一定范围内自动搜索,并快速决定出与当前程序最佳匹配的cache结构,然后系统根据最佳匹配结果重新配置cache的3个典型参数:容量、块大小和关联度.实验证明:相对于传统结构,动态可重构cache在不损失性能的前提下,取得了很好的降低系统功耗的效果.     

Design and Implementation of Hierarchy Cache Using Pagefile

This paper presents a novel hierarchy cache architecture for the purpose of optimizing IO performance. The main idea of the hierarchy cache is to use a few megabytes of RAM and a pagefile to form a two-level cache architecture. The pagefile is equivalent to the cache disk in DCD(Disk Caching Disk). The pagefile outperforms data disks, because data are accessed in different units and different ways. Small writes are collected in the RAM cache first, and data will be transferred to the pagefile in large writes later. When the system is idle, it will destage data from the pagefile to data disks. The performance test results show that the hierarchy cache can improve IO performance dramatically for small writes, and the mail server using the hierarchy cache driver can handle transactions about 2.2 times faster than the normal mail server. The hierarchy cache is implemented as a filter driver, so it‘s transparent to the current Windows 2000/Windows XP operating system.     

Cache Coherency Design in Pentium Ⅲ SMP System

This paper analyzes cache coherency mechanism from the view of system. It firstly discusses caehe-memory hierarchy of Pentium Ⅲ SMP system, including memory area distribution, cache attributes control and bus transaction. Secondly it analyzes hardware snoopy mechanism of P6 bus and MESI state transitions adopted by Pentium Ⅲ. Based on these, it focuses on how muhiprocessors and the P6 bus cooperate to ensure cache coherency of the whole system, and gives the key of cache coherency design.     

分离Cache的一种容量联合分配算法

在嵌入式处理器中,Cache的功耗所占的比重越来越大.针对不同类型的应用程序对指令Cache和数据Cache的容量实时需求不同,提出了一种新的容量联合分配算法,该算法可以均衡考虑程序运行时对指令 Cache和数据Cache的实时需求,动态调整一级Cache的容量和配置,从而更有效地利用Cache资源.Mibench仿真结果表明,采用容量联合分配算法的分离Cache与传统分离Cache相比,平均能量消耗降低了29.10%,平均能量延迟积降低了33.38%.     

采用路选择技术实现的低功耗高速缓存设计

为了降低高速缓存的动态功耗,提出了一种路预测选择结构来降低传统的高速缓存的功耗。通过选择一路访问,而不是访问所有路高速缓存,使得功耗得到降低。同时,提出的路预测选择结构通过增加特定的标志寄存器,具备可配置功能,实现了路选择高速缓存和直接映射高速缓存之间的切换。实验结果表明:同传统的2路组相联高速缓存相比,采用路预测选择技术实现的高速缓存在访问期间的动态功耗降低约32%~40%,高速缓存缺失率基本相同。     

支持软件预取的缓存WCET分析

许多高性能嵌入式处理器都引入了多级缓存、硬件预取及软件预取等机制,为使支持软件预取的硬实时任务具有执行时间的可预测性,提出一种支持软件预取的缓存WCET分析方法. 该方法对多级缓存抽象解释模型进行了软件预取语义扩展,分析了软件预取对任务的最坏情况下性能和能耗的影响. 实验结果表明,该方法能够对支持软件预取的多级缓存行为进行有效分析;同时软件预取优化技术可使某些访存缺失较大的硬实时任务WCET平均减少22.9%,能耗平均降低24.1%.      

基于老化算法的分布式文件缓存算法

为提升数据检索读的性能, 基于老化算法采取Cache方法, 通过设计合理的缓存结构, 给出一种新的分布式文件缓存算法. 该算法在缓存实现部分, 使用了LRU算法中常用的老化算法, 并将其由一个页面置换算法改进为一个文件缓存替换算法, 且在该过程中完好地继承了老化算法的优点. 评测结果显示了改进方法的有效性.     

EBA-LRU-SEQ Data Cache Policy in DSP to Optimize the Power Consumption

The power consumption by the data cache is important in DSP designs.This study presents an enhanced branch access LRU-SEQ(EBA-LRU-SEQ) policy for data caches in DSP designs to reduce the power consumption.The design is based on the LRU policy with embedded prefetch table to provide branch access.Tests show that the EBA-LRU-SEQ policy reduces the data cache power consumption to 54% of a system with no power control.     

基于缓存技术的路网最短路径查询

分析了目前基于缓存进行路网上最短路径查询常用方法的不足,提出一种支持路网最短路径查询的缓存管理方法.该方法在缓存有限的情况下,有效地选择那些不同但能满足更多查询请求的最短路径,将其放入缓存.提出了缓存代价模型,并设计了缓存构造算法.最后采用真实数据集进行性能分析.实验测试显示,本文提出的方法比现有方法具有更高的缓存命中率,平均执行效率优于现有的处理技术.     

Efficiency of Cache Mechanism for Network Processors

With the explosion of network bandwidth and the ever-changing requirements for diverse network-based applications, the traditional processing architectures, i.e., general purpose processor (GPP) and application specific integrated circuits (ASIC) cannot provide sufficient flexibility and high performance at the same time. Thus, the network processor (NP) has emerged as an alternative to meet these dual demands for today's network processing. The NP combines embedded multi-threaded cores with a rich memory hierarchy that can adapt to different networking circumstances when customized by the application developers. In today's NP architectures, multithreading prevails over cache mechanism, which has achieved great success in GPP to hide memory access latencies. This paper focuses on the efficiency of the cache mechanism in an NP. Theoretical timing models of packet processing are established for evaluating cache efficiency and experiments are performed based on real-life network backbone traces. Testing results show that an improvement of nearly 70% can be gained in throughput with assistance from the cache mechanism. Accordingly, the cache mechanism is still efficient and irreplaceable in network processing, despite the existing of multithreading.     

远程USB主机的解决方案与实现

为了克服通用串行总线(USB)的硬件结构对其传输距离作出的限制,基于Windows的USB系统软件结构,在分析了USB规范的基础上,提出了远程USB系统的架构和软件组成,使得其能够在不修改已有USB目标设备驱动程序的基础上,无缝地支持远程的USB子系统.该方案通过程序实现和性能分析表明,它具有高效和高度可移植性.     

基于PNX1300 DSP平台的视频编码器优化实现

视频压缩算法在向DSP(digital signal processing)平台上移植时,大多存在程序结构设计不合理、数据结构冗余等问题,因而会导致缓存命中率下降、DSP的利用率降低.针对这些问题,通过对cache miss、指令跳转等降低DSP效率的不利因素的分析,在H.263的DCT、量化、预测等模块采取重新定义数据结构、改进算法、优化专用指令等一系列措施提高缓存命中率,减少跳转指令,以提高DSP的有效利用率,使得优化后的H.263编码器在保持较高清晰度的情况下,可以对通用中间格式(CIF)的视频序列进行实时处理.