超小型低相噪毫米波锁相源的研制

该文介绍了毫米波锁相源的研制情况，将毫米波锁相源分为毫米波组件、微波基准源和毫米波锁相环路３个模块为研制，采用一些最新的单片器件和一体化的毫米波组件来实现小型化，同时采用宽带锁相环、低噪声锁相环以及合理的方案设计来实现低相位噪声，使得研制的毫米波相源具有小型化、模块化、低相位噪声等特点，可广泛用于各种雷达、通讯、测试等设备中。     

Ku波段低相噪锁相频踪源的设计

通过对锁相频踪源的工作原理、具体电路实现及相关问题的探讨,提出了Ku波段低相噪锁相频踪源的一种设计方案.结合相关软件的计算机仿真,给出了可达到的具体技术指标.该设计可以广泛用于微波通信、卫星通信及雷达和其它相关领域.     

基于集成锁相环的BPSK调制器设计与实现

全集成锁相环芯片目前在射频电路中应用很广泛.以集成锁相环ADF4360-8为本振,以双平衡混频器为调制器,实现了220 MHz载波的BPSK调制.在设计中以对影响本振相位噪声高低的主要因素的分析为基础进行电路的设计.为获得更低的相位噪声,在对影响本振相噪关键因素分析的基础上进行电路的设计.完成硬件工作后,使用专用仪器对相噪、BPSK调制EVM等指标进行了测试.测试数据表明采用全集成锁相环的方案达到了设计输入的要求.     

基于FPGA的高精度正弦信号发生器设计与实现

地震数据采集系统自检时需要总谐波失真小于-106dB的高保真正弦信号,一般采用24位ΔΣ数模转换器来产生,关键技术是如何生成驱动ΔΣ数模转换器的位流。该文提出一种由正弦数据存储器、插值滤波器和ΔΣ调制器组成的位流生成器,重点介绍了插值滤波器和ΔΣ调制器的设计思路、仿真方法及其在现场可编程门阵列(FPGA)中借助DSP Builder工具实现的方法。实测结果表明:该位流生成器可以驱动一块ΔΣ数模转换器产生31.25Hz、峰峰值3.96V的高保真正弦信号,信噪比达到111.4dB,总谐波失真达到-121.0dB,满足地震数据采集系统自检的要求,并且具有结构简单、可编程和开发周期短的优势。     

250 MHz 时钟产生电路中低抖动锁相环的仿真与设计

提出了一种基于行为级的锁相环(PLL)抖动仿真方法.分析了压控振荡器的相位噪声、电源和地噪声以及控制线纹波对输出抖动的影响.采用全摆幅的差分环路振荡器、全反馈的缓冲器以及将环路滤波器的交流地连接到电源端等措施,减小了PLL的输出抖动.给出了一个采用1st silicon 0.25μm标准CMOS工艺设计的250 MHz时钟产生电路中低抖动锁相环的实例.在开关电源和电池供电2种情况下,10分频输出(25 MHz)的绝对抖动峰峰值分别为358 ps和250 ps.测试结果表明该行为级仿真方法可以较好地对PLL的输出抖动做出评估.     

低相噪介质稳频振荡器的设计

介绍一种高稳定低相位噪声介质振荡器的微波源的设计方法,通过合理选择振荡管,提高回路负载Q值,减少电源纹波等方法有效地降低相噪。给出实验结果。应用表明,该振荡器具有噪声低,频率稳定度高,高Q值等特点。在多个领域具有较广泛的实用价值。     

基于FPGA的时钟采样帧发生器设计

在串行通信中,为使系统具有灵活的可编程性和可移植性,减小系统体积,降低开发成本,详细地描述了一种时钟采样帧发生器总体结构。结合FPGA特性和VHDL语言,对时钟采样帧发生器各组成模块进行了接口定义,同时在ModelS im SE中进行了功能仿真验证。圆满完成了基于FPGA的时钟采样帧发生器IP核设计。通过实践表明,设计的时钟采样帧发生器IP核可靠易用,可扩展功能强,满足了实际应用系统的技术要求。     

有源环路低通中运放带宽对相噪的影响

锁相环是无线电系统的重要组成部分.在使用宽带压控振荡器的宽输出锁相环中,为了满足压控振荡器的调谐电压范围,使用运算放大器构建的有源环路低通是锁相环必不可少的组成部分.本研究从运算放大器单位增益带宽的角度,运用仿真手段,详细阐述该运放指标对锁相环相位噪声的影响,并选用两款不同的运放进行对比测试,进而得出设计过程中的选型指南.     

一种应用于超高速ADC中6G/8GHz的高精度正交时钟产生电路

正交时钟被广泛地用在正交频分复用(OFDM)通信系统的时间交织模拟数字转换器(ADC)中.正交信号的相位偏差和时钟抖动对整个系统都有着重要的影响.针对时间交织ADC的应用需求,提出一种宽带的输出相位可调的正交注入锁定分频器,通过调节注入信号和耦合信号的能量来改善因器件失配和工艺偏差等造成的正交信号的相位误差.在此基础上设计了一个基于LC压控振荡器的电荷泵型锁相环.该锁相环采用TSMC65nm工艺设计,正交时钟的频率输出范围是5.8~6.5GHz和7.1~8.3GHz,正交相位的平均误差小于0.26°,满足系统设计的预设指标.     

基于DDS技术的扩频信号发生器

扩频通信技术目前广泛应用于跟踪、导航、测距、雷达、遥控等各个领域,在与扩频信号相关的研究中,扩频信号发生器是必不可少的.该文阐述了一种利用单片机芯片ADuC842控制DDS芯片AD9954的基于DDS技术的扩频信号发生器的设计及实现,包括直接序列扩谱和跳频信号产生.它对扩频信号研究和实验有很1大的意义,该方法也可应用于其他复杂的波形发生器.     

多参数可调扩频信号源的设计

给出了一种利用ARMLPC2104，锁相环MC145151，压控振荡器MC1648，CPLD芯片EMPT128和FIFOIDT7205等实现直接序列扩频（DSSS）信号源的设计方案。该信号源能通过载波频率，码率，输出信号幅度，伪码长度及信噪比进行调整来模拟现实环境中的多种信号，为估计DSSS信号参数的算法研究提供数据。     

2．4GHzCMOS低噪声放大器的设计

基于0．18μmCMOS工艺,采用共源共栅源极电感负反馈结构,设计了一个针对蓝牙接收机应用的2．4GHz低噪声放大器（LNA）电路．分析了电路的主要性能,包括阻抗匹配、噪声、增益与线性度等,并提出了相应的优化设计方法．仿真结果表明,该放大器具有良好的性能指标,在5．4mw功耗下功率增益为18．4dB,噪声系数为1．935dB,1dB压缩点为-14dBm．     

4GHz微波低噪放大器的设计与仿真

文中介绍了一种基于GaAsMESFET的微波低噪放大器的设计方法。结合微波电路设计理论与仿真软件ADS2006对电路进行仿真和优化使电路在全频带内绝对稳定,原理图仿真指标达到较满意的结果,其中增益为15．112dB,噪声1．371dB。设计电路版图并对其进行协同仿真（co-simulation）,并与原理图仿真结果进行比较和分析。该放大器可广泛应用于无线通信系统中。     

5.8GHz CMOS全集成低噪声放大器设计

针对目前在LNA设计中存在需要在任意给定的功耗条件下噪声和输入阻抗同步匹配的问题,本文采用TSMC0.18μm RF工艺,通过利用共源共栅结构和功耗受限下噪声和阻抗同步匹配技术(PCSNIM),提出了一个可支持IEEE802.11a无线局域网(WLAN)标准的5.8GHz CMOS低噪声放大器,在中心频率处所提出的低噪放大器的噪声系数(NF)只有0.972dB。仿真结果表明:在1.8V供电电压下LNA的功耗为6.4mW,增益可达17.04dB,输入1dB压缩点(P1dB)约为-21.22dBm,同时具有良好的输入输出匹配特性。     

3.1～10.6 GHz超宽带低噪声放大器设计

采用标准0.35 μm SiGe HBT工艺设计了工作频段在3.1～10.6 GHz的超宽带低噪声放大器.从宽带电路和高频电路设计的器件选择、电路结构选择等方面讨论了超宽带低噪声放大器的设计.结果表明,通过合适的电路结构和器件参数选择,可以采用0.35μm SiGe HBT工艺制备满足超宽带系统要求的低噪声放大器.在整个工作频段内所设计的低噪声放大器输入输出匹配S11和S22均优于-8dB,噪声系数为3.5dB,电路的工作电压为2.5 V,电流消耗为4.38 mA.     

2.4 GHz频段射频前端高线性度SiGe低噪声放大器设计

为满足高性能射频前端接收部分对高线性度的需求,基于SiGe BiCMOS工艺设计并实现了一款工作在2.4 GHz频段的高线性度低噪声放大器（Low Noise Amplifier,LNA）.该放大器采用Cascode结构在增益与噪声之间取得平衡,在Cascode结构输入和输出间并联反馈电容,实现输入端噪声与增益的同时匹配.设计了一种改进的动态偏置有源电流镜以提升输入 1 dB压缩点及输入三阶交调点的线性度指标.为满足应用需求,LNA与射频开关及电源模块集成组成低噪声射频前端接收芯片进行流片加工测试.测试结果表明：在工作频率2.4 ~2.5 GHz内,整个接收芯片增益为14.6 ~15.2 dB,S11、S22<-9.8 dB,NF<2.1 dB,2.45 GHz输入1 dB压缩点为-2.7 dBm,输入三阶交调点为+12 dBm.芯片面积为1.23 mm×0.91 mm.该测试结果与仿真结果表现出较好的一致性,所设计的LNA展现出了较好的线性度表现.     

一种高速低相位噪声锁相环的设计

设计了一种1．8V、SMIC0．18μm工艺的低噪声高速锁相环电路．通过采用环行压控振荡器,节省了芯片面积和成本．通过采用差分对输入形式的延时单元,很好地抑制了电源噪声．与传统的简单差分对反相器延时单元相比,该结构通过采用钳位管和正反馈管,实现了输出节点电位的快速转变,整个电路芯片测试结果表明：在输入参考频率为20MHz、电荷泵电流为40μA、带宽为100kHz时,该锁相环可稳定输出频率为7971MHz—1．272GHz的时钟信号,且在中心频率500kHz频编处相位噪声可减小至-94．3dBc／Hz。     

基于ZigBee接收机的2．4 GHz CMOS LNA的设计

采用SMIC0.18μm RF-CMOS工艺,设计了一种符合IEEE802.15.4标准,应用于ZigBee射频接收机前端的2.4 GHz低噪声放大器(LNA),详述了该优化电路结构的设计原理,并给出了仿真结果.仿真结果表明,该LNA在5 mW的较低功耗下,可实现较低的噪声系数(NF=2.9 dB),较大的增益(11.3 dB)和良好的非线性度(IIP3=1.75 dBm),完全满足ZigBee应用的要求.     

低噪声四管像素CMOS图像传感器设计与实现

基于SMIC 0.18gm工艺设计了一种低噪声的四管像素结构。通过在像素内增加传输管和存储节点实现了相关双采样,可同时消除固定模式噪声和随机噪声;采用Pinned光电二极管技术大幅降低了表面暗电流。所设计像素尺寸为3.6μm×3.6μm,并将其应用于一款648×488像素阵列CMOS图像传感器,经流片测试,图像传感器信噪比可达42dB,在25℃下表面暗电流为25mV／s（转换成电压表示的）。所设计的四管Pinned光电二极管像素结构相对于传统三管像素结构,具有较低的噪声和暗电流。