基于FPGA的多应用片上网络系统尺寸开发

一种面向多应用片上网络系统的拓扑尺寸开发流程被提出.该开发流程利用片上网络拓扑结构、任务映射算法以及应用任务图描述等要素产生多应用片上网络系统的系统映射方案,并在基于FPGA的片上网络验证平台上,对不同拓扑尺寸下的系统映射方案进行性能评估.实验表明,根据验证平台所提供的数据传输延迟和FPGA占用率,该开发流程有助于设计者在进行多应用片上网络系统设计时快速准确地找到每一个应用所对应的最适当的拓扑尺寸,从而提高系统的传输性能.     

多核微处理器加速平台RAMP研究

微处理器向多核和众核方向的发展给计算机体系结构带来了新挑战.针对这一挑战,多核处理器加速平台RAMP应运而生,通过采用多FPGA模拟,用FPGA以硬件的速度级来模拟高度并行体系结构,给并行和多核体系结构的研究带来了新的途径和手段.分析了RAMP平台的体系结构和设计框架,简介了当前主要的RAMP研究项目,并从RAMP架构...     

硬件在回路仿真平台的ABS测试方法

为了缩短汽车防抱死制动控制系统的开发测试时间,提出了硬件在回路仿真平台的ABS测试方法,在研究车辆动力学模型的基础上,设计了基于FPGA的片上仿真器;结合片上仿真器,提出了电磁阀特性模型,制动系统模型和基于片上仿真器的仿真方法;基于片上仿真器,开发了具有自主知识产权的硬件在回路仿真测试平台,模拟汽车的运行情况,为电控单元(ECU)提供一个模拟的车辆运行的环境,减少实际装车实验的成本;企业试用表明该平台独立于车辆物理系统,适用于多种车型.在此平台上对ABS进行了仿真测试和控制参数匹配,试验证明,该仿真平台可缩短ABS的开发时间.     

基于FPGA的2D-Torus片上网络无死锁路由算法

片上网络的拓扑结构和路由算法直接影响片上网络的传输延迟和传输效率.基于2D-Torus拓扑结构,提出了一种新的片上网络无死锁路由算法.通过改变数据包在片上网络路由过程中受限制转弯的位置,保证片上网络的自适应路由条件,从而有效降低片上网络的延迟.在FPGA硬件平台上,设计并实现了基于该路由算法的2D-Torus片上网络,并对其进行测试.实验结果表明,基于该路由算法的片上网络,可以满足片上网络多方向数据通信及多路数据并行通信等性能要求.     

可编程顶点处理器FPGA验证平台的设计与实现

为了对一个面向移动设备的可编程顶点处理器进行功能验证和性能评估,设计了一个基于片上可编程系统(system on programmable chip,SoPC)的FPGA验证平台.在该平台上,采用软硬件协同验证的方法,成功地运行了多个顶点处理器程序.实验结果表明,该平台可以有效地验证可编程顶点处理器的功能,而且适用于3D图形处理器中其他模块的FPGA验证.     

基于FPGA嵌入式网络系统

网络技术的迅速普及,使得人们随时随地接入互联网络,如何搭建基于FPGA(Field Programmable Gate Array)和网络芯片RTL8019AS 架构的网络应用开发平台的设计原理及具体实现.讨论了FPGA在网络系统中应用的灵活性以及优于其它平台的特点,并且给出了该平台网络应用的实例.FPGA采用的是ALTERA公司的Cyclone II 芯片.网络芯片是台湾Realtek公司的8019AS.     

多FPGA验证平台引脚限制的解决方案

随着用户设计规模的增大,FPGA验证成为IC设计者普遍采用的方式。多FPGA系统受限于有限的片间互连线数量,设计划分变得困难。文章分析了多FPGA验证的设计流程,具体描述了IC设计划分的步骤,用Verilog语言实现了IO复用模块,提升了多FPGA验证平台的性能。该方案的设计与实现可作为多FPGA系统模块划分时IO解决方案的参考。     

基于FPGA的QPSK调制器设计与实现

采用FPGA设计芯片技术对多进制数字通信技术的QPSK调制器实现进行了设计研究,将调制器中原有多种专用芯片的功能集成在一片大规模可编程逻辑器件FPGA芯片上,实现了高度集成化、小型化.实际研究仿真表明,该方案具有突出的灵活性和高效性,为设计者提供了多种可自由选择的设计方法和工具.     

基于FPGA的液晶驱动智能片上系统设计

基于FPGA的液晶驱动智能片上系统的设计方法.SOPC系统以FPGA为核心控制器,在Altera公司CycloneⅢ系列芯片EP3C25F324C8Z上,以SOPC Builder为设计环境,搭建了NiosⅡ嵌入式处理器及相应的外围驱动电路;利用FPGA丰富的逻辑资源及结合按各个功能分块的模块化设计思想,设计了SDRAM模块、FLASH模块、VGA模块、PLL模块等IP软核,并将多个模块组建到一片FPGA芯片上,实现了640×480液晶显示驱动控制.经过调试验证了基于FPGA硬件设计的正确性、可行性.     

基于NiosII的电子收费专用芯片验证与测试平台设计

通过NiosII处理器及可编程片上系统(SOPC),设计了一套电子收费(ETC)专用芯片的验证与测试平台.该平台采用Altera CycloneII EP2C35F672C6N现场可编程门阵列(FPGA)芯片,根据ETC专用芯片的功能,对FPGA芯片内的NiosII处理器核配置相关外设,并编写NiosII应用软件,完成ETC专用芯片的FPGA验证和测试.实践表明,该平台可以提高系统的可复用性,缩短芯片开发周期,降低成本.     

异步2D-Torus片上网络自适应路由算法

采用异步电路设计方法学,针对确定性路由算法在异步片上网络实现中遇到的容易阻塞和路由资源浪费等问题,提出了一种适用于2D-Torus拓扑结构的异步片上网络自适应路由算法,并搭建测试平台,对基于该算法的异步片上网络的功能和性能进行分析、验证与测试.结果表明,该算法可以满足路由自适应的要求,有效减小片上网络的路由延迟.基于该算法的异步片上网络可以满足多方向数据通信、多路数据并行通信和数据请求平等仲裁等性能要求,并且可以实现对从节点IP核的访问调用.     

Universal GALS Platform and Evaluation Methodology for Networks-on-Chip

A networks-on-chip(NoC)cost-effective design method was given based on the globallyasynchronous locally-synchronous(GALS)interconnect structure.In this method,the synchronous mode was used to transmit data among routers,network interface(NI),and intellectual property(IP)via a synchronous circuit.Compared with traditional methods of implementing GALS,this method greatly reduces the transmission latency and is compatible with existing very large scale integration(VLSI)design tools.The platform designed bas...     

层次化的片上网络设计方法

半导体技术的发展以及系统芯片应用复杂度的不断增长,使得片上互连结构的吞吐量、功耗、信号完整性、延迟以及时钟同步等问题更加复杂,出现了以片上网络为核心的通信结构。由于系统芯片结构和片上通信的固有特性,从提高通信性能和降低硬件开销的角度进行层次化片上网络的设计对系统芯片的发展具有重要意义。本文提出了层次化的片上网络设计方法,根据实现工艺和应用需求,进行层次划分,产生若干个IP子集(将这个子集称为"簇"),按照簇间的通信需求进行片上网络的设计。实验表明,采用层次化的片上网络设计方法,能够有效提高系统性能,降低硬件实现的开销,同时满足一定的服务质量要求。     

Evaluation and Analysis of Packet-Length Effect on Networks-on-Chip

The network-on-chip (NoC) design methodology is an important trend for large system-on-chip designs to reduce the bandwidth and power constraints in traditional synchronous bus architectures. In the design of packet-based NoC, the packet-length plays an important role in the NoC throughput, latency, and energy consumption. The appropriate NoC packet-length was selected based on simulation and analysis of the packet-length effect on NoC for variable average data block length (ADBL) configuration parameters. A trade-off curve among throughput, latency, and energy consumption was developed and shows that the optimum packet length increases as the ADBL increases.     

层次化的片上网络设计方法

半导体技术的发展以及系统芯片应用复杂度的不断增长,使得片上互连结构的吞吐量、功耗、信号完整性、延迟以及时钟同步等问题更加复杂,出现了以片上网络为核心的通信结构.由于系统芯片结构和片上通信的固有特性,从提高通信性能和降低硬件开销的角度进行层次化片上网络的设计对系统芯片的发展具有重要意义.本文提出了层次化的片上网络设计方法,根据实现工艺和应用需求,进行层次划分,产生若干个IP子集(将这个子集称为"簇"),按照簇间的通信需求进行片上网络的设计.实验表明,采用层次化的片上网络设计方法,能够有效提高系统性能,降低硬件实现的开销,同时满足一定的服务质量要求.     

Reliability-aware mapping and links voltage assignment for energy-efficient networks-on-chip

As feature sizes shrink, low energy consumption, high reliability and high performance become key objectives of network-on-chip （NoC） design. In this paper, an integrated approach is presented to map IP cores onto NoC architecture and assign voltage levels for each link, such that the communication energy is minimized under constraints of bandwidth and reliability. The design space is explored using tabu search. In order to select optimal voltage level for the links, an energy-efficiency driven heuristic algorithm is proposed to perform energy/reliability trade-off by exploiting communication slack. Experimental results show that the ordinary energy optimization techniques ignoring the influence of voltage on fault rates could lead to drastically decreased communication reliability of NoCs, and the proposed approach can produce reliable and energy-efficient implementations.     

基于参数控制的网络仿真系统

网络仿真可以为协议评估提供低成本、可控制、可重复、高真实度的测试平台.主要分析了网络模拟、实际测试和网络仿真对协议评估的影响,归纳了网络仿真的分类,重点对参数控制的网络仿真系统设计思想进行了分析,最后对网络仿真的发展趋势进行了展望.     

适用于H.264标准的变长分组VLD结构

在新一代视频压缩编码标准H.264中,亮度和色度的残差数据采用了自适应变长编码的方法.根据CAVLC熵编码的特点,提出了一种根据码表的前导零个数进行变长分组的优化VLD结构,并在此基础上设计了CAVLC硬件解码器.基于上述方法实现的CAVLC硬件结构通过了RTL级仿真和综合,并在Spartan3 XC3S2000的FPGA平台上进行了验证,在133 MHz工作频率下可以满足H.264标准Baseline档次30帧/s分辨率为352×288标准视频序列的实时解码.     

基于数据重传的电压岛NoC能量优化

在支持电压岛的片上网络体系结构中,考虑供应电压对数据重传的影响,提出了一种新的能耗模型,并提出了基于电压岛划分、IP核映射和路由算法设计的架构方法.该方法针对电压岛划分、IP核映射和路由算法设计等问题,不仅考虑了IP核的计算能耗,还考虑了IP核之间数据在重传下的数据通信能耗问题.实验结果表明,在考虑数据重传的情况下,该设计方法能有效地降低系统能耗.