提高3DA4管成品率的初步试验

一、概况 3DA4型高频大功率管成管率低是我们在第一轮专业实践中遇到的主要问题。管芯测试中发现影响成品率的主要原因有:(1)单结击穿电压BV_(cb)。小(一般约15％—25％合格);(2)c,e穿透电流I_(ceo)大;(3)共发射极电流放大系数h_(FE)不均匀;此外还存在e.b击穿电压BV_(ebo)小等现象。     

线性电路硅单晶层电阻率最佳值与横向PNP管C—E击穿

本文经过理论分析和实验比较,提出了应当用C—E“击穿点”电压来表征横向PNP管C—E击穿特性,击穿电压设计值不能正确地反映C—E击穿电压的实际值;由这个观点引出另一个结论,即横向PNP管耐压的限制是C—E“击穿点”电压,而不是基区穿通电压。从这两个论点出发,本文提出了设计和生产线性集成电路选择硅单晶层(或外延层)电阻率最佳值的方法。     

N型硅外延片表面状态对肖特基接触的影响

本文采用化学气相沉积(CVD)方法,利用平板式外延炉,在5英寸111晶向,2×10-3Ω·cm重掺As衬底上,生长N/N+型硅外延;试验中采用电容-电压方法,利用汞探针CV测试仪,通过金属汞与硅外延片表面接触形成肖特基势垒,测试势垒电容并转换为外延层载流子浓度和电阻率,实现对外延层电阻率的测量。在此过程中,我们研究了自然氧化、H2O2水浴、紫外照射三种氧化方法,处理硅外延片表面,形成10~15A的氧化层,并对比分析了三种氧化方法所形成的硅外延片表面状态,以及对电阻率测试结果的影响。通过实验对比,H2O2水浴方法,获得的硅外延片表面最为稳定,重复测试标准差±1%。     

低压VDMOSFET的设计与研制

对击穿电压为60 V,导通电阻为10 mΩ VDMOSFET进行了优化设计.给出了外延层电阻率,外延层厚度,单胞尺寸等的优化设计方法和具体值.提出了多晶硅场板结构的终端理论和终端设计,使该器件既满足指标要求又能最低限度的降低成本.     

槽栅槽源SOI LDMOS器件结构设计与仿真

为了提高SOI(silicon on insulator)器件的击穿电压,同时降低器件的比导通电阻,提出一种槽栅槽源SOI LDMOS(lateral double-diffused metal oxide semiconductor)器件新结构.该结构采用了槽栅和槽源,在漂移区形成了纵向导电沟道和电子积累层,使器件保持了较短的电流传导路径,同时扩展了电流在纵向的传导面积,显著降低了器件的比导通电阻.槽栅调制了漂移区电场,同时,纵向栅氧层承担了部分漏极电压,使器件击穿电压得到提高.借助2维数值仿真软件MEDICI详细分析了器件的击穿特性和导通电阻特性.仿真结果表明:在保证最高优值的条件下,该结构的击穿电压和比导通电阻与传统SOI LDMOS相比,分别提高和降低了8%和45%.     

CVD法制备高质量硅外延片的工艺研究

本文采用化学气相沉积(CVD)法在单晶硅衬底上沉积硅外延层,同时研究了沉积工艺对外延层电阻率和厚度的影响规律。研究发现采用H2气变流量吹扫后可以有效抑制非主动掺杂,提高外延层电阻率的均匀性;衬底表面气流边界层厚度会对外延层的沉积速率有显著的影响。通过对沉积工艺的控制可以得到电阻率和厚度均匀性良好的硅外延层。     

采用肖特基二极管测量外延层杂质分布

气相化学反应的硅外延生长,被广泛地用来制造半导体集成电路、晶体管及其它各种半导体器件。硅外延生长的电阻率或杂质浓度对于上述应用的电学参数影响很大,如击穿电压、收集极串连电阻都是由它直接决定的。另外,新发展起来的超高速逻辑电路等则要求外延生长层在3μ左右,所以更必须注意埋层的反扩散、自身掺杂等影响引起的外延层深度方向的杂质浓度分布。 目前,我厂采用的半经验的三探针法是利用点接触二极管击穿来测量外延层电阻率的。这一间接地决定杂质浓度的方法虽然是非破坏性的。但是,不准确,无法测量外延层较薄的片子,而且它测出的只…     

SITH耐压容量的控制和调节

分析了SITH结构的掺杂电阻率、N－基区厚度、沟道尺寸以及终端结构对正向阻断电压的影响，分析了其横向自掺杂、沟道尺寸、外延层以及相关因素对栅－阴极击穿电压的影响，讨论了如何进行正向阻断电压和栅－阴极击穿电压的控制和调节。     

低功耗肖特基整流器件用200mm高均匀性硅外延层生长工艺研究

200 mm硅外延片是肖特基器件的关键支撑材料,但是大尺寸硅外延层生长面临反应面积大,易受热流场扰动影响的问题,导致采用传统外延工艺始终未实现预期目标。本文利用Centura外延炉,在200 mm的硅单晶衬底上化学气相沉积(CVD)了结晶质量良好且高均匀性的外延层,外延层厚度不均匀性<1.0 %,电阻率不均匀性<1.1 %,无滑移线、雾等缺陷。实验利用光学显微镜、傅里叶变换红外光谱仪(FT-IR)、汞探针电容-电压测试仪(Hg-CV)等测试设备分别研究了外延层的表面形貌、厚度和电阻率等参数。通过精确调节外延炉内的热场和流场分布,结合设计附面层杂质稀释、基座浅层包硅等技术,解决了参数一致性与稳定性问题,实现了高质量200 mm的硅外延层。     

500 V高压平面功率VDMOS场效应晶体管结构参数优化

击穿电压是VDMOS器件的重要构造参数之一,它和漏极最大电流IDMAX一同限制了该器件的运转范围.由于击穿电压的范围随功率器件运用范围的不同而出现较大差异,故本文利用Silvaco-TCAD的仿真平台对设定击穿电压为500 V的VDMOS进行结构参数设计与优化.首先对VDMOS设计出合适的外延层参数即外延层掺杂浓度NB和外延层厚度W_e;然后用ATHENA软件对VDMOS进行工艺仿真,得出结果:对VDMOS进行提取的各结构参数与预计相符;最后又通过ATLAS软件对VDMOS的转移特性,击穿特性及输出特性进行仿真,得到的阈值电压及击穿电压与所要求的数值吻合.因此,通过对500 V VDMOS结构参数的优化和改进,从而实现高性能VDMOS器件的高可靠性.     

功率VDMOSFET外延层参数的优化选择

本文推导出外延层穿通击穿情况下均匀掺杂外延层电阻率和厚度的关系式,及使外延层理想比电阻ρW取最小值时电阻率和厚度的精确表达式。从比导通电阻最小的要求考虑,提出了优选外延层参数的方法,计算结果表明,此法优于传统方法和C.Hu方法,可使VDMOSFET的比导通电阻达到最小值。     

低功耗肖特基整流器件用200 mm高均匀性硅外延层生长工艺

200 mm硅外延片是肖特基器件的关键支撑材料,但是大尺寸硅外延层生长面临反应面积大、易受热流场扰动影响的问题,导致采用传统外延工艺始终未实现预期目标。利用Centura外延炉,在200 mm的硅单晶衬底上化学气相沉积(CVD)了结晶质量良好且高均匀性的外延层,外延层厚度不均匀性1. 0%,电阻率不均匀性1. 1%,无滑移线、雾等缺陷。实验利用光学显微镜、傅里叶变换红外光谱仪(FT-IR)、汞探针电容-电压测试仪(Hg-CV)等测试设备分别研究了外延层的表面形貌、厚度和电阻率等参数。通过精确调节外延炉内的热场和流场分布,结合设计附面层杂质稀释、基座浅层包硅等技术,解决了参数一致性与稳定性问题,实现了高质量200 mm的硅外延层。     

n/n~ GaAs LPE层中L_P-N_D关系的测量和分析

本文采用等光强表面光伏法对掺锡的n/n~ GaAS液相外延层空穴扩散长度Lp和施主浓度N_D。关系作了测量,求得可供器件设计参考的经验公式.把Lp换算为空穴寿命τ_p后,用公式τ_p~(-1)=τ_(HSP)~(-1) Brn Cn n~2拟合了τ_p和电子浓度n的关系曲线,算出由带隙内复合中心所决定的少子寿命τHSR、带间辐射复合系数Br和带间俄歇复合系数Cn。     

一种重掺衬底上生长硅外延层的工艺研究

随着肖特基势垒二极管对反向击穿电压一致性指标要求的进一步严格,对所需重掺衬底的硅外延层厚度和电阻率参数的均匀性指标提出了更高的要求。同时,为满足肖特基势垒二极管低正向压降的性能,对外延层过渡区宽度的控制难度加大。使用PE-2061S桶式外延炉,通过综合采取低温本征法、变流吹扫及低速外延沉积等工艺手段,成功实施了重掺衬底上窄过渡区硅外延层的生长工艺,硅外延层厚度和电阻率不均匀性均达到1.5%的要求,而且过渡区宽度可以1.6μm。     

采用肖特基二极管测量外延层杂质分布

气相化学反应的硅外延生长,被广泛地用来制造半导体集成电路、晶体管及其它各种半导体器件。硅外延生长的电阻率或杂质浓度对于上述应用的电学参数影响很大,如击穿电压、收集极串连电阻都是由它直接决定的。另外,新发展起来的超高速逻辑电路等则要求外延生长层在3μ左右,所以更必须注意理层的反扩散、自身掺杂等影响引起     

带有p型岛的超低导通电阻绝缘体上硅器件新结构

为了减小绝缘体上硅(SOI)器件的比导通电阻,提高器件的击穿电压,提出一种带有p型岛的SOI器件新结构.该结构的特征如下:首先,漂移区周围采用U型栅结构,在开启状态下,U型栅侧壁形成高密度电子积累层,提供了一个从源极到漏极低电阻电流路径,实现了超低比导通电阻;其次,在漂移区引入的氧化槽折叠了漂移区长度,大大提高了击穿电压;最后,在氧化槽中引入一个p型岛,该高掺杂p型岛使漂移区电场得到重新分配,提高了击穿电压,且p型岛的加入增大了漂移区浓度,使器件比导通电阻进一步降低.结果表明:在最高优值条件下,器件尺寸相同时,相比传统SOI结构,新结构的击穿电压提高了140%,比导通电阻降低了51.9%.     

1.3微米低阈值掩埋新月型InP-InGaAsP激光器

我们采用二次液相外延技术,研制出1.3微米低阈值,基横模掩埋新月型InGaAsP-IaP(BC)激光器。 器件的结构见图1.先用一次外延在n~+-InP衬底上生长n-p-nInP电流限制层,然后沿[011]方向开槽。器件有源区埋在从(111)p边壁V型槽底上长出的平滑的n-InP和p-InP层中,消除了通常BH激光器由于沿条型方向掩埋条边不规则造成的远场图参差     

金属氧化物避雷器泄漏电流现场测试分析

金属氧化物避雷器(下文简称MOA)以其优异的技术性能逐渐取代了其它类型的避雷器,成为电力系统的换代保护设备。由于MOA没有放电间隙,氧化锌电阻片长期承受运行电压,并有泄漏电流不断流过MOA各个串联电阻片,这个电流的大小取决于MOA热稳定和电阻片的老化程度。如果MOA在动作负载下发生劣化,将会使正常对地绝缘水平降低,泄漏电流增大,直至发展成为MOA的击穿损坏。所以监测运行中MOA的工作情况,正确判断其质量状况是非常必要的。     

关于互素链的个数

在Entringer.R.C.[2]中的主要结果是:关于互素链的个数S(n),得到logS(n)～n~(1/2),并且,对S(n)的上界,得到S(n)相似文献   

二次谐波法半导体杂质浓度分布图示仪

半导体器件大部分都是在外延片上制成的,测定外延层纵向浓度分布是否符合设计要求,是一个重要的质量指标。本仪器是应用所谓二次谐波原理来进行测试的。将被测样品形成肖特基结,用一小的射频电流来激励肖特基二极管。当在肖特基结中流过恒幅正弦电流Isinωt时,肖特基结两端的附加电压为: