基于LFSR重复播种种子计算方法的初步研究

提出了一种新的基于线性反馈移位寄存器(LFSR)重复播种种子的计算方法.该方法计算得到LFSR重复播种中使用到的种子,重复播种后能够截断对故障覆盖率效率底的测试序列,每个种子得到长度可变的伪随机测试序列.对ISCSA85电路进行了仿真试验,仿真结果表明,该方法能够大量减少测试矢量长度,同时降低了测试时间.     

一种改进的STUMPS架构

由于科学技术的快速提高,单一芯片中所能包含的晶体管的数目越来越多,相对造成了芯片可测试度的降低,以及测试成本的增加。传统的STUMPS-based LBIST测试方法中,常会有故障覆盖率不够高和测试时间太长的缺点。该文提出了用Test-Per-Clock的方式来处理待测电路,并配合空间压缩器和存储装置使用,降低了故障覆盖率,减少了测试时间。     

变长重复播种测试码生成方法

提出了一种变长重复播种测试码生成方法.该方法使用重复播种技术,但是每个种子产生的伪随机测试码序列的长度不同.每个种子可以产生长度为全长L,3L/4,L/2,L/4,和单个种子1的伪随机测试码序列.该变长技术的一个优点是可以有效地截去大量冗余伪随机测试码,减少测试施加时间.ISCAS85和ISCAS89电路的实验表明,同定长序列重复播种测试码生成相比较,平均减少近36.22%的测试时间(最多57.49%),面积增加仅为4.41%.     

分支结构电路的可测性设计优化

在硬件设计的初期可以对硬件测试中条件分支结构引起的测试向量冗余问题加以解决.以ALU为例,提出了两种分支结构电路的可测性优化设计,通过调整分支电路的选择条件来控制测试向量的施加,在保证错误覆盖率的同时可以明显减少不必要的测试向量.     

一种基于电路自反馈的测试向量产生算法

内建自测试（BIST）是可测性设计中常用的方法,其中的测试电路部分要占用一定的芯片面积。提出并实现了一种基于电路自反馈的测试向量产生算法,通过将被测电路中的一些内部节点反馈连接到被测电路的输入端,由电路自己施加测试向量进行测试。该方法可以减少BIST的面积开销,实现全速测试,同时还能保证较高的故障覆盖率。     

基于内建自测试的伪随机测试向量生成方法

内建自测试作为一种新的可测性设计方法,能显著提高电路的可测性.本文研究了内建自测试中的测试向量的生成方法,详细介绍了由线性反馈移位寄存器构成的伪随机序列生成电路的原理,给出了由触发器和异或门构成的外接型、内接型以及混合型伪随机序列生成电路.     

求有限域F_p上多项式周期的一种实用算法

利用有限域Fp上线性移位寄存器序列的状态转移变换,求多项式周期的计算方法.计算结果表明,算法简单可行,易于实现.     

快速乘法器的设计与实现

基于有限域上椭圆曲线公开密匙协议的离散对数计算算法正日益成为热点,而有限域上的计算尤其是乘法计算极大地影响其加/解密速度.提出了一种复合域GF((2m1)m2)上的快速乘法器.该乘法器采用并行计算和串行计算相结合的方法,只增加少量硬件规模,将一次有限域乘法的计算速度由原来的m=m2m1个时钟周期降低到m2个时钟周期,从而大大地提高了乘法器的计算速度.     

嵌入式存储器在SoC中的可测性设计

随着半导体工艺的发展,SOC芯片的规模越来越大,工艺尺寸却越来越小,并且内嵌的存储器在芯片中所占的比例也越来越大,传统的存储器可测性技术受到严峻的挑战,针对存储器的可测性技术及其在SOC中的实现进行了介绍和讨论.     

密码学中伪随机数的产生问题

随着社会步入开放式的网络时代 ,对广泛应用于信息安全的密码学的研究越来越引起有关专业人士的兴趣。目前的加密体制仍以公钥体系为主流 ,且最常见的密钥选取方法就是选取一个具有某种特征的随机数 ,因此随机数的好坏就直接影响到密钥的安全 ,从而也就影响到整个加密体系的安全。本文阐述了一个好的伪随机数序列的条件 ,着重介绍了如何利用线性反馈移位寄存器产生m_序列的方法     

基于BIST矩阵扫描的一种VLSI故障诊断策略

针对规模大而复杂的VLSI(Very Large Scale Integrated-Circuit)提出了一种新的基于BIST(Built-In Self-Test)的故障诊断策略，它通过对触发器阵列扫描，可同时找出有故障的CUT(Circuit Under Test)和测试码以及与之相应的响应，从而能应用传统的非BIST设计故障诊断方法来定位故障门。它克服了传统基于BIST故障诊断方法中数据量大，或者由于使用经过压缩处理的数据而带来的不确定性等缺点。电路结构简单可行，提供的相应算法也易于实现。     

A vector inserting TPG for BIST design with low peak power consumption

A test pattem generator(TPG)which can highly reduce the peak power consumption during built-in self-test(BisT)application is proposed.The pmposed TPG,called Lppe-TPG,consists of a linear feedback shift register(LFSR)and some control circuits.A procedure is presented firstly to make compare vectors between pseudorandom test patterns by adding some circuits to the original LFSR and secondly to insert some vectors between two successive pseudorandom test patterns according to the ordinal selection of every two bits of the compare vector.Then the changes between any successive test patterns of the test set generated by the Lppe-TPG are not more than twice.This leads to a decrease of the weighted switching activity(WSA)of the circuit under test(CUT)and therefore a reduction of the power consumption.Experimental results based on some isCAS'85 benchmark circuits show that the peak power consumption has been reduced by 25.25% to 64.46%.Also.the effectiveness of our approach to reduce the total and average power consumption is kept,without losing stuck-at tault coverage.     

线性反馈移位寄存器的改进算法及其电路实现

提出并用电路实现了一种改进的线性反馈移位寄存器(LFSR)算法.改进的算法克服了传统线性反馈移位寄存器产生随机数的速度受字长制约的限制,其电路结构能够快速地产生任意字长的伪随机序列.用现场可编程门阵列(FPGA)实现该结构的结果表明,改进的LFSR算法能极大地提高数据吞吐率,采用改进结构合成的随机序列统计特性好.     

嵌入式存储器的内建自测试和内建自修复

指出内建自测试是嵌入式存储器测试的一种有效方法 ,对该领域的研究情况进行了评述 .总结了存储器传统的故障模型 ,重点讨论了诱导故障分析方法以及读干扰故障、错误读等新的故障模型 .详细分析了嵌入式存储器的典型内建自测试方案 ,讨论了在内建自测试电路中增加内建冗余分析、内建故障诊断和内建自修复等功能的可行性 .     

基于BIST方法的新型FPGA芯片CLB功能测试方法

新型FPGA普遍使用了6输入查找表以实现可编程逻辑,如Xilinx公司的Virtex 5系列、Ultrascale系列等.由于I/O数量有限,针对这些芯片的CLB功能测试,可选择ILA级联测试法并利用位流回读进行故障定位,但由于CLB存在路径互斥,覆盖所有故障所需配置较多,而位流回读较为缓慢,限制了定位速度.BIST测试法通过直接检测CLB的输出来发现故障,所需配置数量少于ILA级联法,但需要将测试激励传递到所有BUT导致端口负载大,布线存在困难.本文提出了一种将ORA中闲置资源配置为锁存器链,以便传递测试激励的方法.该方法降低了端口负载.同时利用剩余的逻辑资源建立扫描链,大幅加快了故障定位速度.在Xilinx 7系列FPGA上的实验结果表明,与其他文献所用测试方案比较,测试所需配置次数由30次降低到26次,故障定位所需时间在2.4MHz时钟驱动下可达61.35ns.     

一款通用CPU的存储器内建自测试设计

存储器内建自测试（memory built-in self-test,MBIST)是一种有效的测试嵌入式存储器的方法，在一款通用CPU芯片的可测性设计（design-for-testability,DFT)中，MBIST作为cache和TLB在存储器测试解决方案被采用，以简化对布局分散，大小不同的双端口SRAM的测试。5个独立的BIST控制器在同一外部信号BistMode的控制下并行工作，测试结果由扫描链输出，使得测试时间和芯片引脚开销都降到最小，所采用的march13n算法胡保了对固定型故障，跳变故障，地址译码故障和读写电路的开路故障均达到100%的故障覆盖率。     

一种基于测试数据两维压缩的BIST新方案

为压缩内建自测试(BIST)期间所需测试数据存储容量,提出了一种新的基于测试数据两维压缩的BIST方案。建议方案首先使用多扫描链相容及重排的方法对测试集进行宽度压缩,然后使用折叠计数器方案进行长度压缩,该建议方案的结构与标准的扫描设计是相容的;试验结果表明,与其他BIST方案相比,建议方案的测试数据存储容量和测试时间都大量减少。     

SRAM型FPGA互连资源单故障的一种检测方法

采用三次编程的方法对SRAM到FPGA中连线资源模型的单故障进行检测与定位,在给定的故障模型下,三次编程并施加文中所给测试向量集T后,可使单故障的故障覆盖率达100％,对线段（Segment)的stuckat故障,开路故障,桥接故障可定位到线段。     

可编程逻辑阵列嵌入自测试设计

本文提出的设计方案,以极低的附加硬件资源覆盖了包括附加电路在内的所有单重固定故障、交叉点故障、邻线桥接故障和几乎所有的多重故障。同现今通行的设计方案相比,具有下列明显优点:1) 极低的附加硬件资源;2) 极高的故障被测度;3) 对可编程逻辑阵列的正常操作没有影响;4) 减少了测试延迟;5) 故障检测异常简单。     

有限域上多项式的行列式的一种求法

定义了多项式的范数、共轭多项式、多项式的行列式的概念,研究了Galois扩张上多项式的行列式的一种求法,还讨论了本原多项式与其在扩域中的因式以及其不同因式之间的关系。