异步时序逻辑电路设计的一种简明方法

提出了一种异步时序电路设计的新方法：时钟信号与次态卡诺图联立法．根据时钟信号填写次态卡诺图，当触发器满足时钟信号时其次态由状态转换图决定，否则其次态为约束项．据此可方便求出驱动方程并判断自启动．     

分析一般时序电路的一种简捷方法──卡诺图法

本文采用驱动方程－卡诺图－状态转换图的方法，分析由触发器组成的一般时序电路，比一般资料所用的驱动方程－状态方程－状态转换真值表－状态转换图的方法清晰、简捷，它用填写卡诺图的方法代替繁琐的计算法。     

同步时序电路的一种设计方法

提出了一种通过矩阵运算实现同步时序电路的设计的方法，有效地解决了时序电路设计中卡诺图不能处理多输入、多状态和多输出的问题。     

时序逻辑电路的次态卡诺图分析法

讨论了同步时序逻辑电路的次态卡诺图分析法与异步时序逻辑电路的次态卡诺图的分析法,这两种方法分别是利用状态方程给出各触发器的次态卡诺图,并由次态卡诺图画出状态转换图以及利用状态方程和时钟方程绘出包含“动令”在内的各触发器的次态卡诺图,并由次态卡诺图画出状态转换图,该法是１种分析时序逻辑电路功能的新方法。     

异步计数器设计的关键

在异步计数器的设计中,要把握住两个关键问题:一个是各触发器时钟信号的选取,一个是从状态转换图化简整理各触发器的状态方程时卡诺图的正确获取。对此进行了分析并提出了具体的解决方法。     

卡诺图在时序逻辑电路自启动教学中的应用

自启动是时序逻辑电路设计教学过程中必须考虑的问题,也是数字电路课程教学的重点和难点内容。本文详细介绍了电路不能自启动的原因,并举例说明在时序电路设计教学中,可基于次态卡诺图化简,预先设计好无效状态的次态,实现逻辑电路的自启动。结合卡诺图的方法,使学生更易于掌握时序逻辑电路的设计以及解决自启动问题。     

卡诺图在时序逻辑电路自启动教学中的应用

自启动是时序逻辑电路设计教学过程中必须考虑的问题,也是数字电路课程教学的重点和难点内容。本文详细介绍了电路不能自启动的原因,并举例说明在时序电路设计教学中,可基于次态卡诺图化简,预先设计好无效状态的次态,实现逻辑电路的自启动。结合卡诺图的方法,使学生更易于掌握时序逻辑电路的设计以及解决自启动问题。     

异步时序电路设计的系统方法

本文用同步时序电路设计的系统方法和硬件结构形式处理异步电路设计,把异步和同步时序电路设计方法统一起来了。这不仅大大简化了时序电路的设计过程,而且能满足现代设计关于系统性、清晰性和可靠性的要求。     

消除电平异步时序电路中竞争冒险的探讨

本文认为信号通过门电路时必然具有传输延时，是异步时序电路产生组合竞争冒险的重要原因，崦输入变化慢于状态变化，则是时序竞争冒险产生的原因，识别组合竞争冒险需要用代数法和卡诺图法，识别时序竞争冒险时可以直接从状态转移表中求之。     

异步时序逻辑电路中的竞争现象

异步时序逻辑电路中的竞争现象会造成电路工作的不正常,必须设法消除。本文介绍异步时序电路中竞争产生的原因以及常用的消除方法,供电路设计者在设计异步时序电路时参考。     

用卡诺图化简逻辑函数过程中的几个问题

用卡诺图化简逻辑函数是分析设计数字逻辑电路所必须掌握的重要基础知识和基本技能 ,笔者在教学过程中对用卡诺图化简逻辑函数的方法作了深入细致的研究 ,认为在掌握这种方法的过程中如下几个问题需着重弄清。1　用卡诺图化简逻辑函数的基本依据卡诺图实际上就是用来直观地反映最小项之间逻辑相邻关系的一种最小项方格图。在卡诺图上把逻辑相邻项安排在位置相邻 (这里所说的位置相邻是一种广义的相邻 ,卡诺图上位置相对的方格也可说成相邻关系 ,因为如果将卡诺图对称折叠 ,这些位置相对的方格即能重合 ,所以把卡诺图看成可折叠的图纸 ,这些…     

脉冲异步电路的设计与仿真

该文针对大学计算机专业《数字逻辑设计》课程中脉冲异步时序逻辑电路的教学提出改进,将触发器的特性方程和时钟条件加以综合设计,采用仿真软件对设计方案进行验证,并示范在脉冲异步时序电路设计中的运用,有助于学生理解和掌握脉冲异步时序电路的设计和仿真方法。     

电平型异步时序电路设计中建立状态流程表的简捷方法

在传统的电平型异步时序电路设计中,一般都采用时间图——原始流程表——简化流程表的步骤来建立流程表。本文提出了总态图——行划分图——简化流程表的方法,不需经过原始流程表即可得到简化后的流程表,从而简化了设计过程。     

四值异步时序电路的设计

采用时钟覆盖法设计异步时序电路，能够获得最佳的时钟方程，本文主要讨论选用以模代数为系统的四值JK触发器，采用时钟覆盖法设计四值异步时序电路。     

自启动同步状态转换器设计

本文应用状态转换符法，可以方便地设计出各种给定状态具有自启动能力的时序电路。     

时序电路的功能验证探析

本文笔者比较了基于状态转换表和基于状态转换图的功能验证方法,并总结出两种方法各自的特点和适合时序电路功能验证的方法,为验证工程师挑选验证方案提供了有利的数据支持。     

同步时序电路转换符设计法

本文通过应用转换符法，可以方便地设计中各种状态的同步时序电路。     

基于时钟信号的异步时序逻辑电路设计

与其他异步时序逻辑电路设计方法相比,基于时钟信号的设计法更简便、快捷。使用该方法时,不用画出时序图,直接从次态卡诺图中选定正确的时钟信号,再快速求出触发器状态方程。     

简化异或及相邻关系综合设计图——异或·卡诺图

改革卡诺图，设计了能同时分析逻辑函数的异或简化及卡诺图简化的设计用图——异或·卡诺图。可统一用于逻辑函数的与／或展开式及与／异或展开式或混合展开式，可在比较三种展式情况下按工程需要实现最小化设计。     

电平异步时序逻辑电路的险态

电平异步时序逻辑电路中的险态会造成电路的错误转换,必须设法消除。本文介绍电平异步时序电路中可能出现的组合险态和时序险态,分析其产生的原因以及识别和消除的方法。