基于VHDL语言的浮点乘法器的硬件实现

本文提出了一种基于VHDL语言的浮点乘法器的硬件实现方法，就是用VHDL语言描述设计文件，用FPGA实现浮点乘法，并在Maxplus2上进行了模拟仿真，得到了很好的结果。该浮点乘法可以实现任意位的乘法运算。     

一种补码乘法及其实现

1 运算规则在研制某计算机时,笔者曾参考国外机器,采用了一种乘法运算.这种乘法运算与国内一般书籍中所介绍的补码两位乘法不完全相同.运算方法简述如下:从乘数的最低位逐位向高位检查,遇到"0"部分积(此时为零)进行右移;当遇到第一个"1"时做一次加(或减),部分积右移;以后只有当乘数从"1"变为"0"或者是从"0"     

基于粗粒度可重构处理器的浮点乘加算法

在粗粒度可重构处理器中,往往采用以定点代替浮点或嵌入专用的浮点计算单元的方式来处理应用中的浮点运算,从而导致在面对大动态范围运算时精度不够,造成系统面积与功耗的增加.本文提出了一种在通用粗粒度可重构处理器上用定点运算单元实现浮点乘加运算的方法,采用8个可重构处理单元实现1次乘或加的浮点运算,该方法不仅兼容了IEEE-754的单精度浮点标准而且没有增加任何浮点运算硬件.在模拟器上对系统性能进行测试,使用本文的方法,在通用粗粒度可重构处理器上实现浮点乘法运算性能提升2.09倍,浮点加法运算性能提升1.68倍.     

高性能低功耗32位浮点RISC微处理器的研究

提出了低功耗架构、片上总线预选器等新的设计思想和改进的高阶布斯算法,利用0.35μmCMOS工艺,研制成功一种低功耗、高性能32位浮点精简指令系统(RISC)微处理器.该处理器芯片内置128kb静态随机存储器,芯片面积为7mm×7mm,中断和定、浮点等指令集所有指令运行正确,32位浮点乘法运算仅需17.8ns.与传统的设计相比,该微处理器主频提高了38%,功耗下降了39%,50MHz频率下的动态功耗仅为164mW,并具有边界扫描测试功能.研制结果表明,新的设计思想和算法有效地提高了微处理器的综合性能,为嵌入式浮点RISC的研究提供了新的途径.     

四位移位寄存器

本四位移位寄存器,是一种中规模集成电路,在这次毕业实践中试制成功。它具有并行送数、右移、左移、保持等功能。本文着重介绍其逻辑功能、线路原理以及版图设计,对它的功能测试也作简单的说明。     

32位并行浮点乘法器设计

讨论了32位浮点乘法器的设计,算法采取了二阶Booth算法;部分积产生阵列采用了由反极性CSA加法器组成的IA与wallace树折衷方法;最后给出了设计结果与验证.     

32位快速乘法器的设计

高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。传统的乘法器的设计,在最终的乘积项求和时,常采用阵列相加或叠代相加的方法,不适用中小规模的微处理器的设计。该文提出的32位乘法器,采用了Booth编码、4-2压缩器、Wallace树算法以及超前进位加法器等多种算法和技术,在节约面积的同时,获得了高速度的性能。     

应用进位存储加法器快速实现串行乘除法和平方根计算

针对超大规模集成电路设计中并行浮点算术部件所占用面积与功耗大 ,不易在嵌入式低功耗环境中应用的问题 ,提出了可同时实现浮点乘除法和平方根计算宏模块 (ＭＤＳ)的同步串行实现方式 .乘法计算采用了Ｂｏｏｔｈ算法迭代 ;除法与平方根计算的实现采用基 4ＳＲＴ算法 ,迭代中共用商位查询表 ,并同步实现部分冗余结果向非冗余二进制的转换 .为加快迭代的速度 ,摒弃了进位传递加法器 (ＣＰＡ) ,而采用进位存储加法器 (ＣＳＡ)实现迭代中的加法运算 .宏模块设计控制逻辑简单 ,资源面积占用少 ,迭代时间短 ,经可编程逻辑器件验证 ,性能可提高 1…     

一种改进的用于FPGA快速部分配置的电路结构

设计了一种可以对现场可编程逻辑阵列(FPGA)内部编程点单元进行快速和局部配置的集成电路结构.主要特点是:在采用指令集方式的32位数据总线结构上增设局部配置控制寄存器和地址译码逻辑,可以实现FPGA的快速局部配置;针对Xilinx Virtex系列FPGA中存在的"内存一致性"问题,提出了有效的解决方案.与Xilinx Virtex器件只能以帧为单位对内部编程点进行配置相比,该结构可以对FPGA内部任意一个编程点进行单独配置,具有更强的灵活性.     

32位并行浮点乘法器设计

本文讨论了32位浮点乘法器的设计,算法采取了二阶Booth算法;部分积产生阵列采用了由反极性CSA加法器组成的IA与wallace树折衷方法;最后并给出了设计结果与验证。     

10级流水线双精度浮点乘法器的设计

提出了一种基于IEEE754标准的双精度浮点乘法器的流水线设计方法. 该方法面向32bit数据通路的数字信号处理器,每个64bit双精度浮点操作数划分为2个32bit数据, 采用32bit×32bit无符号阵列乘法器实现有效数的相乘,并通过控制部分积与其选择信号在流水线中的同步传递,用1个66bit加法器实现了4个部分积的相加. 采用提出的舍入方法完成了有效数的舍入. 整个双精度浮点乘法器的设计分为10级流水线. 硬件仿真验证了该方法的正确性和有效性.     

MP3解码在数字信号处理芯片上的并行实现

由于MP3解码算法比较复杂,其中大多数运算是32位的运算,但是一些数字信号处理(DSP)芯片只支持16位的定点运算.为了在支持16位定点并行运算的数字信号处理(DSP)芯片上并行实现MP3解码程序,通过研究MP3定点解码程序中的运算特点和常用的支持16位定点并行运算的数字信号处理(DSP)芯片的特点,提出了MP3解码程序中32位的加法、减法和乘法运算在支持16位运算的DSP上的并行实现方法.实验表明,该算法充分利用了DSP芯片的并行功能,解码效果与参考C代码解码效果一致.     

基于模拟退火算法的浮点转定点自动位宽优化工具

开发了一套浮点转定点自动位宽优化软件系统(SATRANS),能够将用户输入的描述目标系统的浮点程序自动转换为位宽可配置的定点程序,并基于模拟退火算法进行自动位宽搜索,以得到满足精度要求的操作数定点位宽组合.同时,以IIR数字滤波器为例对SATRANS进行了实现与验证.结果表明,SATRANS的搜索结果优于传统贪心算法的搜索结果,并能够获得一系列满足精度要求的解,从而使得芯片设计人员能够在精度与复杂度等要素之间加以权衡,并选择一组最合适的位宽组合而用于芯片设计中.选择搜索结果中的面积最优解来配置IIR系统并在Xilinx Virtex 6 FPGA芯片中实现,相对于IEEE浮点单/双精度系统,其性能分别提高了12.4%和62.8%,面积的降幅分别为93.9%和97.9%.
     

LED条形屏的制作

随着大规模集成电路和计算机通讯技术的高速发展，LED备形屏也得到了长足发展。LED条形屏具有性价比高、使用成本低、环境适应能力强、易于安装维护等特点，现已广泛应用于各行各业。本文介绍了一种LED条形屏的设计原理、硬件电路和软件设计方案。该条形屏采用AT89S52单片机，采用动态扫描的方式，多种显示方式（左移、右移、上移、下移等）实现对汉字、图像、字符等数据信息进行传输控制以及显示等功能。     

最优多项式一致逼近

本文根据维尔斯特拉斯及契比晓夫原理,采用里米兹方法和契比晓夫曲线拟合法对在区间[a,b]上的任意连续函数f(x),作出n次最优一致逼近多项式P_n(x)。同时,根据实际工作的要求并对它进行定点计算机模拟计算,在定点化过程中对自变量和函数值的比例因子,进行一种特殊处理,从而在同一逼近精度,使定点计算机字长大大缩短。     

一种测试图形产生器的设计

测试图形产生器是集成电路测试器最重要的一个组成部分,它决定了测试器的基本性能。在结构完善的集成电路测试器里,多采用随机存取存储器(RAM)或移位寄存器可产生字长逾千位的复杂测试图形,而其程序控制和信息写入则以软件方式进行;这类测试器能测试各种随机逻辑和存储器等大规模集成电路。在另一些较简易的设计中,以时序讯号输入相加为基础来产生所需要的测试图形,编码一般是由人工进行。后者功能虽不及前者,但它却是结构简单、不需外部软件设备和不必使用电子计算机控制,因此宜于制成造价低廉和便于普及的中小规模集成电路测试器,能满足一般用户需要。     

JPEG2000中9/7离散小波变换二进制系数实现

基于实数的二进制表示法,把CDF((Cohen,Daubechies and Feauveau)9／7双正交小波基的提升系数化为二进制,采用简单的移位-加操作代替结构复杂的浮点乘法器,从而实现了JPEG2000中9／7离散小波变换的定点计算,相对于浮点计算法,移位-加操作最大的优点是计算简单,特别易于超大规模集成电路实现,因而使硬件实时处理图像信号成为可能．实验仿真结果表明：在低压缩比的情况下,用移位-加操作重构的图像,其峰值信噪比(PSNR)只比浮点法低0．10dB,当压缩比增大时,其PSNR值略好于浮点法。     

量子乘法器的设计及其实现方法

乘法器在数字信号处理和数字通信领域应用广泛,如何实现快速高效的乘法器关系着整个系统的运算速度。提出了一种新颖的量子乘法器设计方法,利用量子门设计一位量子全加器,并将n个一位量子全加器叠加在一起设计n位量子全加器,实现2个n位二进制数的加和;再利用2个控制非门设计置零电路,并使用置零电路设计量子右移算子;对二进制数乘法步骤进行改进,利用量子全加器和量子右移算子设计量子乘法器,同时设计实现此乘法器的量子线路。时间复杂度分析结果表明,本方法与目前最高效的量子乘法器具有相同的时间复杂度,并具有更简洁的实现方法。     

脉冲压缩定点处理的量化噪声分析

针对合成孔径雷达成像算法的定点化处理,提出了数字脉冲压缩定点化处理量化噪声的数学模型,采用线性时不变系统的性质计算脉冲压缩定点运算的量化误差. 给出了该模块的舍入量化噪声详细分析过程,并推导出系统输出噪信比与系统字长、FFT长度等参数之间的关系. 对获取的回波数据采用不同的系统字长进行成像,仿真结果很好地证明了所述理论的正确性. 这样可根据理论结果选择合适的位长,用定点处理代替浮点运算处理减少运算的复杂度及资源的占用.      

一种同步流水算术编码器的设计

针对JPEG2000标准中的算术编码器实现时,在上下文(CX)表更新、归一化及字节输出过程中具有返回或等待路径问题,提出一种新的同步流水算术编码器设计方案．该方案采用4步流水线设计,通过流水线操作的时序分析,得到了CX表的单步更新方法,并设计了一种树型搜索的寄存器的短延时0位检测电路．引入多路选择器来加速实现任意位左移,在提高主关键路径并行性的同时,采用了多种方法对寄存器传输级代码进行优化．实验表明,在EP1S258672C7上,最高工作时钟可达107．91MHz．