MAP200E音频编码器X.21接口设计

本文利用现有E1转PCI接口板上提供的LTC1543多协议转换芯片,将MAP200E音频编码器输出的数据流(STI-PI帧)通过X.21接口接入FPGA芯片,实现STI-PI帧同步.     

PLI-CRC校验码在EoS封装技术中的实现

EoS( Ethernet over SDH)技术结合了SDH和以太网两者的优势,实现了以太网数据在SDH上传输.针对硬件资源优化及EoS系统中数据帧长PLI的CRC-16校验码算法特点,提出基于FPGA的改进实现方法,通过电路仿真与综合结果表明,该方法实现了对高速并行化数据传输的有效保护,在资源消耗、实现效率两方面都取得了较好效果.     

SDH传输分析仪中STM-1复用/解复用器设计技术

针对测试仪器的特点，提出了适合测试仪器需要的STM-1复用／解复用器的具体要求，介绍了STM-1复用器、解复用器设计原理和方法，对复用器的时序设计、指针调整设计和开销序列产生设计进行分析，所有设计都集成在FPGA器件中，该技术已在本所的系列SDH传输分析仪中应用，产品广泛用于军用和民用通信网络的测试。     

超高速低功耗4:1复接器设计、封装及测试

采用CSM 0.35 μm CMOS 工艺,设计了低功耗2.5～3.125 Gbit/s 4∶1复接器.该芯片既可以应用于光纤通信系统SDH STM-16(2.5 Gbit/s)速率级别的光发射机,又可以应用于万兆以太网IEEE 802.3ae 10GBASE-X(3.125 Gbit/s)速率级别的通道接口发送器.系统采用树型结构,核心电路由锁存器、选择器、分频器组成,并采用了CMOS逻辑实现.最高工作速率可达3.5 Gbit/s.芯片供电电压3.3 V,核心功耗为25 mW.该芯片采用SOP-16封装.芯片封装后焊接在高速PCB板上进行测试,封装后芯片最高工作速率为2.3 Gbit/s.     

低信噪比下的并行多延时相关帧同步算法

为提高正交频分复用(OFDM)在低信噪比环境下的同步性能和抗噪能力,提出了一种并行多延时相关帧同步算法。该算法充分利用帧的前导训练符号周期重复的特点,在接收端滑动窗中并行处理多种延时相关运算,通过阈值判决进行帧检测,同时完成载波频率同步,进而实现OFDM帧同步。该算法无须改动现有系统的物理帧结构,也不增加系统延时。理论分析和在加性G auss白噪声信道下的误帧率(FER)性能仿真证明:该算法的误帧率约为现有参考方案的1/10,信噪比(SNR)比参考方案提高约7 dB,能够工作在信噪比小于-1 dB的环境。     

RS485高速数据传输协议的设计与实现

为实现远距离的高速基带信号传输,该文设计了一种以RS485标准为物理层基础,在现场可编程门阵列(FPGA)平台上实现的数据传输协议.该协议利用串行信号的跳变沿作为高速时钟检测的起点实现位同步,可以有效地解决信号码间干扰问题;利用8B/10B编码实现帧同步,可以保证位同步的准确性和帧同步控制字符的可靠性.该文利用FPGA平台对协议进行了实验测试,测试结果表明该协议可以实现220 m距离上的14.5 Mb/s的有效数据传输,为长距离的高速数据传输提供了可靠的实现方法.     

用FPGA实现曼彻斯特编解码

使用MAXPLUSⅡ和FPGACompilerⅡ软件及VHDL硬件描述语言 ,采用自顶向下设计方法设计曼彻斯特编解码器 ,每帧数据包括同步字、有效数据和冗余校验位三部分 ,最终在Altera公司的FPGA芯片EPF1 0K1 0LC84 4进行验证 .实验结果表明 ,FPGA能很好地实现曼彻斯特编解码器 ,而且该编解码方式具有抗干扰能力强 ,传输速率高等优点     

基于以太网的PCM解调器的设计与实现

介绍了一种基于以太网PCM帧同步及数据合并解调器的设计与实现,选用Realtek公司生产的RTL8019AS以太网控制器作为接口芯片和Altera公司的FPGA作为控制器完成硬件设计,选择和裁剪TCP/IP协议并基于VHDL语言完成软件设计.该设计主要完成遥测接收系统中字帧的同步以及时统的建立,并通过以太网接口将数据存储到计算机中进行实时显示和事后处理.     

跳频系统中Turbo码译码器的FPGA实现

给出了跳频系统中Turbo码译码器的FPGA(field programmable gate array)实现方案.译码器采用了Max-Log-Map译码算法和模块化的设计方法,可以对不同帧长的Turbo码进行译码.在Xilinx公司的FPGA芯片xc3s2000-4fg676上实现了帧长可变的Turbo译码器.在帧长为1 024 bit、迭代5次条件下,该译码器时延为0.812 ms,数据吞吐量为1.261 Mbit/s.分别在高斯白噪声和部分频带噪声干扰两种信道环境中测试该Turbo码译码器的误码率性能,在部分频带噪声干扰中使用了AGC(自动增益控制),结果表明,AGC有效提高了译码器在部分频带噪声干扰下的性能.     

SDH专用集成电路MXLO21E1-3及其应用

发展同步数字系列 ( SDH)技术必须依赖专用集成电路。 MXL O2 1E1- 3是清华大学电子工程系自主研制和开发的大规模数字 SDH专用集成电路系列中的一片 ,它能同时完成 2 1个基群 E1到虚容器 VC4的映射及去映射 ,可由单片机进行配置与监控 ,全部电路都实现数字化 ,外围电路简单 ,应用方便。芯片中的关键技术是基群 E1解同步器的设计 ,MXL O2 1E1- 3采用了全数字化的统计预测法。介绍了该方法的原理并从理论上分析了它在抑制 E1输出抖动和漂移方面的性能。芯片的实际测量结果表明芯片的各项功能及性能指标都达到或超过设计目标。     

40Gbit/s甚短距离光传输系统发送模块的设计与实现

采用Altera公司的Stratix Ⅱ GX FPGA,实现40Gbit/s甚短距离光传输系统发送模块,重点阐述了16∶12转换器芯片的设计.首先基于高速收发器设计高速接口:在接收端采用2种方法实现SFI-5接口的17路数据相位对齐;在发送端由片外时钟驱动发送锁相环,同时增加同步措施,以满足高速收发器时钟管理单元对跨时钟域数据传输的要求,保证收发器的稳定工作.在此基础上,设计出便于后续测试的转换芯片时钟网络.同时设计出基于SDH的帧同步电路、去斜移电路和16∶12映射模块,实现数据从SFI-5接口向VSR-5接口的转换;其中去斜移电路能够动态地去除512bits的斜移量.在Signaltap Ⅱ下的测试结果验证了时序的正确性,误码率也符合小于10-12的设计指标.     

10Gb/s CMOS工艺光接收机前端放大器的设计

本文采用TSMC 0.18μm CMOS工艺,设计了一种应用于SDH系统STM-64(10Gb/s)光接收机的前端放大器。在跨阻放大器中,在共栅前馈结构的基础上加入有源电感,设计了一种宽带的跨阻输入级;跨阻放大器的增益级和限幅放大器核心单元采用三阶交叉有源反馈结构来扩展带宽。     

基于FPGA的数字通信系统同步电路设计

在MAXPLUSⅡ平台上采用图形设计和VHDL硬件描述语言设计方式，设计了数字通信系统的位同步电路和帧同步电路，编译仿真后下载到一片FPGA芯片上，形成在线可编程嵌入式系统。整个电路集成在一片FPGA芯片上，不仅集成度高、功耗小、可靠性好、调试维护方便，而且形成了自己的技术内核。     

视频时基校正电路的设计与实现

在分析时基误差产生原理的基础上 ,利用帧存和 PAL(逐行倒相 )编解码芯片及 CPU和 FPGA (现场可编程门阵列 )控制逻辑设计实现了视频时基校正电路。该电路能很好地进行时基校正 ,既可单独作为时基校正器来使用 ,也可以把时基校正过的视频信号送到视频压缩电路中去     

视频时基校正电路的设计与实现

在分析时基误差产生原理的基础上,利用帧存和PAL(逐行倒相)编解码芯片及CPU和FPGA(现场可编程门阵列)控制逻辑设计实现了视频时基校正电路.该电路能很好地进行时基校正,既可单独作为时基校正器来使用,也可以把时基校正过的视频信号送到视频压缩电路中去.     

基于0.012微米CMOS技术10GHz压控振荡器的设计

基于0．12微米CMOS技术10GHz环形电压控制振荡器（VCO）可用于SDH（STM-64）和SONET（OC-192）光接收机的时钟恢复电路。该振荡器设计的关键是采用了客性源极耦合电流放大器（SC3A）。由于带通特性的SC3A的特点,该压控振荡器有较大的调谐范围及较低的噪声,其中心频率为IOGHz,可以在8．4GHz至10．6GHz的频率范围内工作,在偏离中心频率1MHz处的单边带相位噪声约为-85dBc／Hz。     

电力系统中基于SDH的时间同步系统研究

针对电力系统中的时间同步问题,提出一种基于SDH的时间同步系统设计方案。通过对比目前常用的时间同步系统方案,选择电力系统中最成熟的SDH网络作为时间同步系统的媒介,提出一种时隙校准时间同步算法(TSA),并给出具体的设计方案。该算法中,主从设备在SDH的E1某个时隙bit位发送时间信息,并记录传输延时,从设备利用主设备提供的延时信息得到通道延时差,然后利用延时差校准从设备的时间,实现时间精确同步。通过理论分析,该算法可以达到ns级的时间同步精度。     

一种新的基于FPGA的HEVC帧内预测硬件结构

在保证视频编码性能的前提下,为降低硬件实现复杂度、减少硬件资源、提高硬件的处理速度,提出一种新的基于现场可编程门阵列(FPGA)的高效视频编码标准(HEVC)帧内预测硬件结构.设计的硬件结构可以支持64×64到4×4的块大小以及所有的模式预测,而且经过实验,实现一个完整的64×64大小的编码树单元(CTU)的编码过程需要3.3×10~4左右的周期数,主频能够达到160 MHz.     

谈同步数字网络传输技术

本文对SDH技术进行了分析,主要介绍了SDH信号的帧结构、SDH网络结构和网络保护机理、光接口类型和参数、定时与同步、传输性能分析。     

基于USB总线的PCM解调器研制

介绍了基于USB总线的PCM帧同步及数据合并解调器的设计与实现,选用Cypress公司的CY7C68016A作为USB接口芯片和Altera公司的FPGA作为控制器完成硬件设计,并基于VHDL、C/C + +语言完成软件设计.该设备主要用于PCM码流与USB总线的数据交换,已在遥测接收系统中用于PCM解调和数据处理.