SOC测试调度控制器设计

在对SOC测试时,SOC测试结构的核心部分是测试访问机制(TAM)和测试调度控制器.文中设计了一种新颖的基于测试总线的SOC测试调度控制器.用户通过上位机给控制器发出指令,使IP核处于不同的测试模式,提高了测试的灵活性.控制器可以通过对测试总线的配置实现多个IP核的并行测试,大大缩短测试时间.实验结果表明,该方案设计合理,可以高效地完成IP核的测试任务.     

基于可重用IP的SOC设计方法学的研究

介绍了当前国际集成电路领域在进行百万门以上的芯片设计时广泛采用的基于IP核的SOC设计方法．在研究可重用IP核及其在SOC设计中应用的基础上，给出了一种SOC设计的具体流程．研究认为，要满足设计进度和设计成功率，在进行SOC设计时，遵从规范、应用科学的设计方法是成功的前提．文后对SOC设计发展趋势作了较为详细的分析．     

Wrapper扫描链均衡与系统芯片测试调度的联合优化算法

提出用于均衡Wrapper扫描链的交换优化算法以及用于测试调度的局部最优算法,这两种算法依据测试总线空闲率（IBPTB）指标,可从IP层和系统顶层对系统芯片（SOC）测试时间实现联合优化,进而使SOC的测试时间大大降低.为了验证两种算法及其联合优化性能的有效性和可靠性,对基于ITC’02国际SOC基准电路进行了相关的验证试验.针对p93791基准电路中core6 IP核,交换优化算法能得到比经典BFD（best fit decreasing)算法更均衡的Wrapper扫描链,在最佳情况下最长Wrapper扫描链长度减少2.6%;针对d695基准电路,局部最优算法根据IP核的IBPTB指标,可使相应SOC的测试时间在最优时比经典整数线性规划(ILP)算法减少12.7%.     

SOC及IP复用技术探讨

随着集成电路按照摩尔定律的发展,芯片设计已经进入了系统级芯片（SOC）阶段,在这里介绍了SOC的概念,尤其介绍关键技术IP核的复用。     

基于可重用IP的SOC设计方法学的研究

介绍了当前国际集成电路领域在进行百万门以上的芯片设计时广泛采用的基于IP核的SOC设计方法.在研究可重用IP核及其在SOC设计中应用的基础上,给出了一种SOC设计的具体流程.研究认为,要满足设计进度和设计成功率,在进行SOC设计时,遵从规范、应用科学的设计方法是成功的前提.文后对SOC设计发展趋势作了较为详细的分析.     

基于新颖MSM测试框架的IP核测试法

对SOCIP的测试方法进行了研究,提出了一种MSM（master slave monitor）4试框架．该框架结合场景式测试法和类汇编VERILOG语言,能对SOCIP核进行有效的测试,尤其是对多IP核整合阶段的系统总体测试．通过实验验证,该测试方法能够在保证一定代码覆盖率的前提下,对IP核进行有效的测试,并提高了测试后IP核的可移植性．     

一种基于状态机的总线桥设计

随着半导体工艺技术的飞速发展,系统芯片SOC正逐渐成为集成电路设计中的主流发展趋势,基于IP重用的设计方法是提高SOC设计效率的有效途径。SOC设计通常采用层次化片上总线的体系结构,不同的IP集成在不同类型的总线上。为了实现SOC中集成在不同总线上的IP之间进行有效通信,可以采用设计总线桥的方法。文章提出了一种基于状态机的总线桥设计方法,设计结果通过了RTL功能验证。     

基于芯核的SOC测试调度

针对大规模SOC的测试问题，基于不同优先级、资源、芯核约束的SOC测试优化模型，引入了SOC测试调度用神经网络，同时利用试探性随机搜索技术对神经网络进行了改进．仿真结果表明，采用已改进的神经网络不仅能解决SOC的测试问题，而且能够在一个合理的计算时间内找到最优解，在解决SOC测试调度问题方面具有较优异的性能．     

基于SOC中处理器核的串扰故障激励检测

有效地给出了一种新的基于软件自测试的串扰故障渐进式激励检测模型实现,这种基于软件自测试的检测方案是利用SOC中的处理器核的计算和处理能力来产生激励矢量,对串扰故障进行激励并对测试响应进行分析。为了提高测试速度,还提出了一种对IP核透明化处理的测试结构,该测试结构在增加较少额外硬件开销的前提下,极大地减少了测试时间。同时,这种改进的测试结构也满足串扰故障激励检测的实时、并行的要求。     

SOC中WLAN接口与并行存储系统设计

随着科技的发展,半导体集成电路也朝着深亚微米,超大规模的片上系统(SOC,systemonchip)级芯片发展。本文给出了一种新的设计,将SOC中无线局域网接口与并行存储系统做成一个单一的IP核,它可以集成在SOC的内部,也可以做成一个独立的适配器,通过PCI插槽外挂在PCI总线上,与内部处理器进行通信。对系统级芯片中无线网卡的接口及并行存储系统的设计进行了深入分析,给出了详尽的解决方案。     

基于Wishbone总线接口的LDPC码编码器设计

在传感器控制系统中,Wishbone是SOC的三大总线标准之一.文章采用可重构的方式设计了一种基于Wishbone总线的LDPC码编码器,可以运用到传感网的无线通讯中.该设计采用RU算法,减小了编码复杂度,将电路设计成流水线形式,可以根据编码器工作状态自适应地响应总线上的信号.对码率为1/2,码长为255、510和10...     

符合EHCI的USB2.0主机控制器IP核设计与实现

介绍了一种基于USB2.0协议,选用Wishbone总线接口的主机端控制器IP核的设计与实现.该设计以EHCI作为软硬件接口划分,支持高速(480 Mb/s)的数据传输,实现了DMA的自主控制、事务的动态调度以及数据跨时钟域的合理开销,达到减少SoC平台处理器的I/O负荷、提高传输效率与系统性能的设计目标;USBIP核的设计与系统软件开发同步进行,有效地验证了硬件功能,最终经FPGA平台与ASIC实现测试达到协议标准,可作为一个通用IP核系统集成.     

以8051为核的SOC中的万年历的设计

简要介绍了片上系统（SOC）的设计方法和发展状况．重点讨论了以DW8051单片机为内核的SOC中的万年历电路的设计．给出了该万年历的功能、嵌入到DW8051的方法、电路结构和模拟仿真结果．     

基于SOPC数据采集系统的研究

SOPC是一种灵活、高效的片上系统设计方案,最早是由A ltera公司提出的.它的实质是SOC(Sys-tem on Chip)设计技术,与其他SOC设计技术相比,它的特点在于可编程性,也即它利用FPGA或CPLD器件的可编程性来进行SOC设计.SOPC设计的成功要求采用IP复用,以快速完成设计,得到价格低廉的硅