高精度Σ-ΔADC中的数字抽取滤波器设计

设计1个应用于高精度sigma-delta模数转换器(Σ-ΔADC)的数字抽取滤波器。数字抽取滤波器采用0.35μm工艺实现,工作电压为5V。该滤波器采用多级结构,由级联梳状滤波器、补偿滤波器和窄带有限冲击响应半带滤波器组成。通过对各级滤波器的结构、阶数以及系数进行优化设计,有效地缩小了电路面积,降低了滤波器的功耗。所设计的数字抽取滤波器通带频率为21.77kHz,通带波纹系数为±0.01dB,阻带增益衰减120dB。研究结果表明:该滤波器对128倍过采样、二阶Σ-Δ调制器的输出码流进行处理,得到的信噪失真比达102.8dB,数字抽取滤波器功耗仅为49mW,面积约为0.6mm×1.9mm,达到了高精度模数转换器的要求。     

用于植入式医用芯片的低电压低功耗SAR ADC

为适应植入式医用芯片的使用要求,给出一低电压低功耗逐次逼近型模数转换器(SARADC)的设计。从降低功耗出发,提出了一种新的能量高效开关策略。与传统开关策略相比,电容阵列的平均开关能量减少了68%,电容阵列的面积仅为传统开关策略的50%;采用带校正的动态比较器,在提高精度的同时可以降低功耗;采用异步时钟,省略了高频时钟产生器,进一步降低了功耗。提出的5 Ms-111位SAR ADC采用SMIC 0.18μm CMOS混合信号工艺流片。供电电压低至1 V,功耗仅为0.236 mW,SNDR,SFDR分别达到55.1,68.38 dB。核心面积为650μm×1 000μm,符合植入式系统的要求。     

Σ-ΔADC调制器中的模拟电路设计

在简要介绍Σ-ΔADC基本原理的基础上,分析了Σ-Δ调制器的噪声特性,并对调制器自上而下的设计方法做了介绍。结合实际的性能要求,重点对模拟电路部分设计中的关键以及设计方法进行了详细分析,并给出了有关的电路结构和仿真结果。     

一种适用于音频调制的混合架构低功耗Σ-Δ调制器

随着电子信息技术的发展,移动便携电子设备不断进入人们生活的各个方面.应用在模数混合信号系统的性能也在不断提高.模数转换器作为模数混合信号系统中核心的组成部分,ADC的性能水平直接决定了使用它的系统的性能水平.由于集成电路元件间匹配精度的限制,在同一工艺条件下,SARADC很难实现高精度,而Σ-ΔADC采用了过采样和噪声整形技术,大大降低了对元器件匹配的要求,易实现高精度,但量化器单元电路功耗较高,针对这些特点,提出了一种将SARADC和Σ-ΔADC相结合的架构——2阶5位Σ-Δ混合架调制器.其在传统Σ-ΔADC的结构上去除Flash型量化器,用低功耗的SAR型ADC作为量化器,保持了Σ-ΔADC的高精度特点,基于开关电容、积分器和采用动态比较器的逐次逼近型ADC来实现.ADC中的积分器采用运算跨导放大器(OTA)实现,前馈调制器中的多位量化器和模拟加法器由SAR模数转换器实现,模拟无源加法器嵌入到由电容器阵列和动态比较器组成的SAR ADC中,其中动态比较器无静态功耗.该芯片基于SMIC 180 nm CMOS工艺设计和验证,芯片版图的有效面积为0.56 mm2.通过对该调制器芯片的后...     

一种16位1-kHz88-μW Δ-Σ模数调制器

分析了一个应用于测量的16位精度开关电容Δ-Σ模数调制器.该调制器采用3阶1位单环包含局部谐振器的前馈结构,在保证其具有较大的输入信号允许范围的同时引入零点优化来提高信号/噪声失真比.整体电路使用TSMC 0.35μm混合信号CMOS工艺,采用Spectre进行仿真.结果表明,在信号输入带宽为1 kHz、超采样率128条件下,调制器的动态输入范围为102 dB;在信号为-3.5 dB满幅输入时,其最大信号/噪声失真比为97.84 dB.此外,在1.5 V供电电压下,调制器的功耗仅为88μW,表现出较好的低功耗高精度性能.     

一个0.9 V电源电压16位300 μW音频ΣΔ调制器

设计了一个应用于0.9 V电源电压,精度达16 bit,功耗仅为300μW的音频ΣΔ调制器.调制器采用了前馈单环三阶结构,以降低整个调制器的功耗;并采用时钟自举电路以实现低电压下CMOS开关的良好导通.芯片采用SMIC 0.18μm一层多晶六层金属工艺进行设计和仿真,芯片核心部分面积为0.7 mm×0.66 mm.后仿真结果显示该调制器在20 kHz的音频信号带宽范围内信噪比可达93 dB.     

∑-Δ调制器信噪比的优化

通过对∑-Δ调制器线性模型的分析,提出了一种∑-Δ调制器信噪比的优化方法,经Matlab仿真验证表明此方法是可靠的.     

低功耗高精度Sigma-Delta调制器的建模与设计

为提升Sigma-Delta调制器精度的同时降低其功耗,本文设计一款改进型二阶单环CIFF结构Sigma-Delta调制器,通过采用运放共享技术降低由噪声整形滤波器个数引入的额外功耗;提出浮动系数迭代思想应用于调制器在MATLAB下的建模,最终确定满足精度需求的各项参数具体值,通过引入非理想因素对所得参数仿真验证满足最...     

低电压超低功耗人工耳蜗植入体芯片设计

基于台积电TSMC 0.35μm 3.3V标准半导体工艺,完成一款低电压、超低功耗人工耳蜗植入体芯片设计与流片.首先,基于目标工艺设计一套2.0V低电压标准单元库,完成电路结构设计、特征化提取和版图设计;其次,以2.0V低电压标准单元库为目标工艺库,完成植入体芯片综合及物理设计,引入基于蒙特卡罗仿真的统计静态时序分析方法,提高低电压路径的时序收敛性.测试结果显示:当工作电压由3.3V降至2.0V时,人工耳蜗植入体芯片功能正常,全芯片功耗下降了74.7%.     

一种低电压低功耗Rail-to-Rail CMOS运算放大器的设计

基于2 μm CMOS工艺,设计实现了一种2.4 V低功耗带有恒跨导输入级的Rail-to-Rail CMOS运算放大器.采用尾电流溢出控制的互补差分输入级和对称AB类推挽结构的输出级,实现了满电源幅度的输入输出和恒输入跨导;运用折叠共源共栅结构作为中间增益级,实现电流求和放大.整个电路在2.4 V的单电源供电下进行仿真,直流开环增益为76.5 dB,相位裕度为67.6 ,单位增益带宽为1.85 MHz.     

一种低电压低功耗Rail-to-Rail CMOS运算放大器的设计

基于2 μm CMOS工艺!设计实现了一种2.4 V低功耗带有恒跨导输入级的RailtoRail CMOS运算放大 器。采用尾电流溢出控制的互补差分输入级和对称56类推挽结构的输出级，实现了满电源幅度的输入输出和恒 输入跨导；运用折叠共源共栅结构作为中间增益级，实现电流求和放大。整个电路在2.4 V的单电源供电下进行 仿真，直流开环增益为76.5 dB,相位裕度为67.6,单位增益带宽为1.85 MHz。     

小数分频频率合成器中Σ-Δ调制器设计与实现

介绍了一种应用于小数分频频率合成器的Σ-Δ调制器的设计,该调制器采用三阶级联的MASH1-1-1结构,并利用流水线技术,提高了调制器的工作频率.电路设计采用Verilog HDL硬件描述语言实现,基于QuartusⅡ工具进行测试验证,结果表明,调制器最高工作频率为240.56MHz.最终采用SMIC 0.18μm CMOS工艺,完成了电路版图设计.芯片面积为34 148.5μm2,芯片总功耗为1.284mW,与传统设计相比,面积降低了31.23%,功耗降低了46.14%.     

一种高精度低功耗流水线ADC开关电容电路

提出一种新的电容失配校正方案及功耗驱动的OTA设计思路,通过对虚地电容的修正,将电容失配因子在取样保持系统中去除,达到提高电容匹配程度,降低OTA增益误差的要求,使开关电容部分的瞬态功耗下降.本文采用TSMC 0.18μm工艺设计了一个8位,取样速率为200MHz的流水线结构模数转换器作为验证电路,仿真结果说明此优化结构符合高精度和低功耗要求,可应用到流水线等高速模数转换电路中作为信号前端处理模块使用.     

一种采用时域比较器的低功耗逐次逼近型模数转换器的设计

基于CMOS 90 nm工艺设计了一款采用时域比较器的10位逐次逼近型模数转换器（successive approximation register analog-to-digital convertor,SAR ADC）.与传统动态比较器相比,时域比较器利用差分多级电压控制型延时线将电压信号转为时间信号,并通过鉴相器鉴别相位差而得到比较器结果,减小了共模偏移对比较器的影响和静态功耗.同时,电路采用部分单调式的电容阵列电压转换过程,有效减小电容阵列总电容及其功耗.仿真结果表明,在电源电压1 V,采样率308 kS/s,信号幅度0.9 V的情况下,有效位数（ENOB）为9.45 bits,功耗为13.48 μW.      

∑-Δ ADC中数字抽取滤波器的多级实现

设计和实现了一个应用于音频∑-Δ模数转换器的数字抽取滤波器.该抽取滤波器采用多级多采样率结构,由梳状滤波器、补偿滤波器和2个FIR半带滤波器构成.补偿滤波器补偿梳状滤波器的通带滚降,补偿后整个抽取滤波器带内纹波小于0.006 dB,同时补偿滤波器实现了2倍降采样,减少了一个FIR半带滤波器的硬件开销.滤波器系数均采用规范符号编码实现,避免使用规模很大的乘法器单元.数字抽取滤波器采用SMIC 0.18μm CMOS工艺实现,芯片测试表明,该滤波器对256倍过采样率、三阶∑-Δ调制器的输出码流进行处理得到的信噪比达到107 dB,能够满足高端音频模数转换器的要求.     

高精度音频多位sigma-delta调制器设计

设计一个内部采用4位量化器的二阶单环多位sigma-delta调制器。为解决反馈回路中多位DAC元件失配导致的信号谐波失真问题,该sigma-delta调制器采用CLA(Clocked averaging algorithm)技术提高多位DAC的线性度,同时采用动态频率补偿技术增加积分器的稳定性。调制器信号频率带宽为24kHz,过采样率(OSR)为128,采用尺寸为0.5μm的CMOS工艺,工作电压为5V。测试结果表明:在输入信号频率为20kHz时,信噪比(SNR)达103dB,调制器输出信号无杂波动态范围为102dB;整个调制器功耗为87mW,芯片总面积为2.56mm2。     

一种超低功耗的低电压全金属氧化物半导体基准电压源

针对传统带隙基准电源电压高、功耗高和面积大的问题,提出了一种超低功耗的低电压全金属氧化物半导体(MOS)基准电压源。该基准源通过电压钳制使MOS管工作在深亚阈值区,利用亚阈值区MOS管的阈值电压差补偿热电势的温度特性,同时采用负反馈提高了电压源的线性度与电源抑制比。整个电压源电路采用SMIC 0.18μm互补金属氧化物半导体工艺设计,仿真结果表明:基准电压源的电源电压范围可达0.5~3.3V,线性调整率为0.428%V-1,功耗最低仅为0.41nW;在1.8V电源电压、-40~125℃温度范围内,温度系数为4.53×10-6℃-1,输出电压为230mV;1kHz下电源抑制比为-60dB,芯片版图面积为625μm2。该基准电压源可满足植入式医疗、可穿戴设备和物联网等系统对芯片的低压低功耗要求。     

一种采用时间交织结构的低功耗Pipelined SAR模数转换器设计

设计了一款低功耗12bit 100MS/s流水线逐次逼近型模数转换器(Pipelined SAR ADC),提出了一种第二级子模数转换器时间交织的结构,改善了模数转换器的采样率;优化Pipelined SAR ADC前后级子ADC的位数关系,同时结合半增益运算放大器技术,降低了运放的设计难度,减小了运放的功耗.本设计是在TSMC65nm LP工艺下设计实现的,在电源电压为1.2V,采样率为100MS/s,输入信号为49.1MHz时,此ADC可达到69.44dB的信噪比(SNDR)和74.04dB的无杂散动态范围(SFDR),功耗为8.6mW.     

0.25 μm CMOS工艺10位150 MHz流水线型ADC设计

采用流水线结构完成了一个10位精度150MHz采样率的模数转换器的设计.通过采用动态比较器降低电路的功耗.在采样保持电路中使用一种新颖的自举开关,可减小失真,使得电路在输入信号频率很高时仍具有很好的动态性能.芯片采用台积电(TSMC)0.25μm CMOS工艺,其有效面积为2.8mm2.测试结果表明,最大积分非线性误差和微分非线性误差分别为1.15LSB和0.75LSB;在150MHz采样率下,对80MHz信号转换的无杂散动态范围为52.4dB;功耗为97mW.     

高性能低功耗10 bit 100 MS/s SAR ADC

设计了一种高性能低功耗的10 bit 100 MS/s逐次逼近寄存器(SAR)模数转换器(ADC).基于优值(FOM)设计了一种数模转换器(DAC)单元电容确定法,从而实现了ADC性能和功耗之间的最优折中,得到了最小的后仿真优值为17.92 f J/步,以及与之对应的最优单元电容值1.59 f F.为了减小输入共模电压变化引起的信号敏感性失调,设计了改进的P型输入动态预放大锁存比较器,比较器采用共源共栅结构(cascode)作为P型预放大器的偏置,从而增加了预放大器的共模抑制比(CMRR).模数转换器采用1层多晶硅8层金属(1P8M)55 nm互补型金属氧化物半导体(CMOS)工艺进行了流片验证,在1.3 V电压和100 MS/s采样率的环境下进行测试,信噪失真比(SNDR)的值为59.8 d B,功耗为1.67 mW,有效电路面积仅为0.016 2 mm~2.