基于流水线技术的Montgomery模乘器优化设计

基于高基FIOS算法，采用流水线技术实现Montgomery模乘器的硬件设计。并讨论流水线级数的选取对模乘器的速度、面积的影响，并推导出最优化流水线级数选取的公式。通过仿真实验证明了设计的优越性。     

使用优化的CIOS算法的模运算处理器

为以较小的面积代价实现RSA公钥密码算法及其他一些算法所需的求模、模加、模乘、模幂等运算,该文设计了一种可作为协处理器使用的模运算处理器.运算数据的长度可变,范围从256b到2 048b.采用优化的CIOS(coarselyintegrated operated scanning)算法以加快模乘的速度.充分的流水线设计使得时钟频率可达60MHz,在该工作频率下完成1 024b模幂的时间为57ms.除RAM外的核心电路仅含16 000等效门,在0.35 μm CMOS工艺条件下,包含RAM的电路总面积仅为3.31mm2.该处理器适合用于嵌入式系统,尤其是面积局限性高的系统.     

智能卡公钥密码体制的模乘器

模乘器的面积过大和速度较慢是影响公钥密码体制 RSA在智能卡应用中的主要问题。文中针对 Montgomery模乘算法进行了分析和改进 ,提出了一种新的适合于智能卡应用的高基模乘器结构。由于模乘器采用两个并行 16bit乘法器和两个流水的加法器 ,使得它有效地降低了芯片面积、提高了运算速度 ,从而实现了智能卡公钥密码体制 RSA的数字签名与认证。仿真表明 :在基于华邦 0 .5μm工艺下 ,模乘器 VLSI实现共用 85 0 0个门 ,在 2 0 MHz的时钟频率下 ,加密 10 2 4bit的数据模幂乘运算平均时间仅需 3 42 ms。这个指标优于当今电子商务的加密处理器 ,适合于智能卡应用     

一种高性能可扩展双域模乘器的研究与设计

在原始蒙哥马利模乘算法基础上提出一种双域统一的蒙哥马利模乘算法.根据该算法设计了一种高性能可扩展双域模乘单元电路,以支持蒙哥马利模乘运算的加速计算.该模乘单元电路采用以高基数为处理字长,并使用多处理单元流水计算的方法,来实现高效快速的模乘计算,具有高度的可扩展性和可配置性,支持双域任意位宽的模乘运算.在0.18μm CMOS工艺下,对模乘单元电路性能和面积进行评估表明,面积为166×103门,完成1 024bit的模乘运算仅需1.3μs.     

高速椭圆曲线密码协处理器的设计与实现

为提高椭圆曲线密码协处理器的性能,首先提出了一种改进的蒙哥马利模乘算法以及针对该算法的流水线结构,然后对椭圆曲线的点加和点倍计算流程进行优化,充分发挥模乘单元的流水线优势,使得协处理器计算参数为256 b的点乘只需要232 704个时钟周期.实验结果表明:在Cycloe Ⅱ EP2C35芯片上实现协处理器需要21000个基本单元,位长为256 b的点乘的计算性能达到1287次/s.     

模切流水线的整体设计

提出了圆压圆模切流水线总体工艺方案的设计思路,针对模切技术的发展现状,对流水线的主要装置进行了再设计,既节约了生产成本,又确保了印刷质量.设计过程中采用大型商用软件实现三维建模和动态模拟,提高了设计效率,缩短了产品制备周期,具有重大的工程应用价值和社会效益.     

嵌入式RSA加解密处理器

RSA加密是一个运算密集的过程 ,为了 CPU能实时进行处理 ,设计了一种嵌入式 RSA处理器 ,它可以在外部微处理器的控制下完成 RSA加解密运算。设计中采用了适合硬件实现的 CIOS方法 ,在保持硬件规模较小的同时加速模乘运算速度。在设计中还采用了窗口法减少模幂运算过程中所需进行的模乘运算次数 ,大大提高了处理速度。在电路的控制逻辑中 ,采取了流水线操作 ,进一步提高了处理速度。在 2 0 MHz的时钟频率下 ,该处理器完成 10 2 4bit的模幂运算最多只需 16 0 ms。电路规模约为 2 6 0 0 0等效逻辑门 ,适合用于各种嵌入式系统中     

关于凸性模的若干应用

改进和推广了Kadecˇ凸性模定理,并讨论了凸性模对无条件收敛级数和算子级数的应用.     

RSA关键运算的分析优化与硬件实现研究

基于RSA的公钥密码体制已被广泛运用于数字签名、身份认证等信息安全领域,其核心运算为大数模幂运算.文章采用改进的杨氏蒙哥马利模乘和快速二进制位扫描算法实现了该过程,并根据大数模乘运算和硬件实现的要求对模幂系统进行了分析和设计,提高了RSA模乘幂运算能力,节省了芯片面积.     

PCIE2.0中8b/10b编码器的实现与扩展

针对用于PCIE2.0物理层的8b/10b编码器及其扩展的16b/20b编码器,设计了一种新的实现方式.将8b/10b编码分为5b/6b编码和3b/4b编码两个子模块,根据PCIE2.0协议中规定的编码表采用极性分组和卡诺图化简的方式得到子模块逻辑表达式并组合实现8b/10b编码.然后分析了由其扩展的16b/20b编码器中3种不同流水线级数的实现方式,使用Synopsys的Design Compiler工具在SMIC55 nm工艺下进行综合,在250 M时钟频率下的组合逻辑资源面积仅为223μm² ,并根据综合结果分析了流水线级数对编码器性能的影响.