利用ADC输出码密度测量时钟抖动的仿真研究

在已有的利用ADC采样研究时钟抖动基本模型的基础上，提出了利用ADC的输出码密度测量时钟抖动的修正模型。考虑了量化噪声的影响，利用信噪比关系，根据修正模型导出了最佳性能公式。最后通过MATLAB对这个修正模型进行了仿真验证，并指出可以利用修正模型对实际测量结果进行修正。     

高速数据采集系统时钟抖动研究

研究了数据采集系统时钟抖动、ADC量化噪声以及ADC微分非线性与信噪比的关系．通过合理的假设，利用自相关和功率谱密度的关系，推导出了信噪比与抖动和噪声的数学公式．并建立仿真模型，验证该公式．结果表明，在输入信号频率比较高的时候，信噪比以20dB／倍频下降，时钟抖动决定了20dB／倍频下降的起始位置．     

宽带ADC低抖动时钟驱动电路的分析与设计

提出采用小信号模型对时钟驱动电路中由热噪声引起的时钟抖动进行分析,并提出采用多级准无穷负载差分放大器结构以有效地实现低抖动.通过Cadence Spectre RF的瞬态噪声仿真,可以得到时钟抖动值,在输入频率变化时将仿真结果与手工推导的结果相比较,推导的公式能较好地预测时钟驱动电路的时钟抖动.设计的时钟驱动电路达到了输入频率100 MHz、幅度为480 mV下时钟抖动仅为193 fs,可以应用于高性能模数转换器.     

利用ADC测量皮秒量级时钟抖动大小及分布

研究了时钟抖动与正弦信号的采样序列之间的关系,并在正弦信号参数估计法的基础上,提出一种利用ADC采样测量皮秒量级的时钟抖动大小和分布的新方法．同时,还从理论上分析了参数估计误差和信号幅度噪声对测量时钟抖动的影响,并进行了仿真验证．结果表明,采用参数估计测量法测量时钟抖动,不但能够准确地测出抖动的大小,而且能够测出抖动的分布．     

采样时钟抖动对超宽带脉冲雷达目标检测性能的影响

信号采样是超宽带脉冲雷达接收的关键环节,其中采样时钟抖动会引起ADC输出信噪比的下降,继而对雷达目标的检测性能产生一定影响,为此以雷达目标的检测性能为评价原则,研究了高斯白噪声环境中采样时钟抖动引起的信噪比损失,并以匹配滤波检测器和多样本能量积累检测器为对象,详细推导了采样时钟抖动与目标检测概率的关系.据此给出了输出信噪比损失的理论曲线,通过仿真对比分析了不同检测方法下采样时钟抖动对目标检测性能的影响,对超宽带脉冲雷达系统设计中的采样时钟选取有直接指导意义.     

一种ADC孔径抖动的测量方法

给出了孔径抖动与采样误差关系的数学模型,提出了利用直线拟合法测量孔径抖动的方法及实现该法的系统框图,并阐述了仿真的结果。     

250 MHz 时钟产生电路中低抖动锁相环的仿真与设计

提出了一种基于行为级的锁相环(PLL)抖动仿真方法.分析了压控振荡器的相位噪声、电源和地噪声以及控制线纹波对输出抖动的影响.采用全摆幅的差分环路振荡器、全反馈的缓冲器以及将环路滤波器的交流地连接到电源端等措施,减小了PLL的输出抖动.给出了一个采用1st silicon 0.25μm标准CMOS工艺设计的250 MHz时钟产生电路中低抖动锁相环的实例.在开关电源和电池供电2种情况下,10分频输出(25 MHz)的绝对抖动峰峰值分别为358 ps和250 ps.测试结果表明该行为级仿真方法可以较好地对PLL的输出抖动做出评估.     

高速ADC的性能参数与测试方法

随着计算机技术的飞速发展和普及,数据采集系统迅速得以应用。A/D转换器是采集通道的核心,也是影响数据采集系统速率和精度的主要因素。因此对A/D性能的测试变的尤为重要。该文介绍高速ADC的各项性能指标,重点讨论利用仿真软件Matlab和FFT算法仿真分析测试ADC性能的方法。     

时钟抖动和相位噪声关系的研究

时钟的抖动和相位噪声是衡量时钟综合性能的最主要的指标，但是有关这2个指标之间的关系论述很少，明确说明抖动和相位噪声的含义，而且通过建立典型数学模型对2个指标的关系作出了论证．同时引入例子说明抖动性能对A／D转换系统的影响，并举例说明抖动的测量值与计算值之间的区别和关系，说明时钟抖动和相位噪声是对时钟时序性能时域和频域的不同描述，它们之间存在着确定的对应关系．     

高速交替/并行数据采集系统时钟研究

研究了交替/并行数据采集系统中采样时钟抖动、采样时钟偏差、高速ADC量化误差与采集系统信噪比的关系.通过对采样数据的一级近似以及合理的假设,推导出了信噪比的数学表达式.用建立的仿真模型验证了数学表达式.结果表明,在输入信号频率较高时,信噪比以20 dB/10倍频下降,时钟抖动等效均方值决定了20 dB/10倍频下降的起始位置.     

一种快速锁定低抖动的时钟数据恢复电路

设计了一款应用于光通信28Gb/s非归零码高速串行接收机的快速锁定、低抖动时钟数据恢复电路。为了解决时钟抖动性能和锁定时间难以兼顾的问题,在比例-积分通路分离的电路结构中,提出了锁定检测判别技术,实现了比例通路增益的可调节,使得环路能够在低抖动的情况下快速锁定。通过Cadence Spectre进行仿真,当环路中使用锁定检测判别技术时,锁定时间为400ns,抖动峰峰值为2.5ps。相较于未使用该技术的环路,锁定时间缩短了33%,抖动降低了40%。     

锁相环时域抖动的分析与仿真

分析造成锁相环时域抖动的原因的基础上,提出了一种时域抖动的仿真方法,用于确定锁相环的输出短期抖动和经过分频器后的长期抖动.     

提高ADC分辨率的方法研究

模数转换器的关键特性是精度．精度越高,则ADC的成本越高,代码长度更长,而实际的ADC的代码字长是有限的．为了既降低系统成本又获得较高精度,可以采用过采样以及用数字滤波器、采样抽取器处理过采样数据获得更高的ADC精度．本文研究了过采样降低白噪声的原理,给出了过采样的应用条件以及实用的判断方法．通过实例阐述了具体的应用过程．该方法能够有效提高ADC的精度．     

基于CPLD的数字电子钟仿真研究

本文介绍了基于CPLD数字电子钟的设计方法,在CPLD内部规划了秒脉冲发生电路、两个60进制计数器(秒、分计数)、1个12进制计数器(时计数)。在MAX+PLUSⅡ软件中此电路得到了仿真验证。