上下文相关算术编码的VLSI结构设计

由于上下文相关算术编码(CAE)方法的良好压缩特性,使其适用于二值形状视频对象的编码．然而CAE配编码所消耗的运算资源较大,不能满足实时视频编码的要求．为了有效减少数据载入次数,提出一种高效的上下文相关算术编码(CAE)的VISI结构．采用延迟线结构保存输入像素,使其在以后的处理中重复利用．实验结果表明,采用这种结构,有效减少了存储器的访问次数,在计算概率索引时,避免了加法操作,从而达到了利用较少的门电路实现高效编码的设计目标．     

图像旋转 VLSI 流水结构设计

提出了一种基于3步平移算法的实时图像二维旋转VLSI流水结构．该结构采用了一种新颖的缓存机制,通过错位存储中间结果和单独存储列平移量的方式,显著减少了片上存储器的总容量,同时也减少了整个旋转过程中无效数据的处理量,提高了数据通过率．该设计采用SMIC0．18μmCMOS工艺进行了流片,在100MHz工作频率下,对一幅512×512的图像旋转45°,处理时间约为3．81ms,满足了大多数图像处理系统的实时性要求．     

快速二维小波变换VLSI结构

提出了一种快速有效的二维小波变换超大规模集成电路(VLSI).该结构是一种4输入/4输出直接型结构,行列滤波同时运行,包含4个行滤波单元和1个列滤波单元,行滤波单元通过使用折叠结构减少硬件资源,列滤波单元在每个时钟周期,可同时处理4路行滤波的结果.整个结构无需额外的缓存,数据处理无需停顿.将之与其他类似结构进行了比较,结果表明本结构系统响应快、输出速率高,适应于高速运算等应用场合.     

一种新的H.264/AVC标量量化并行VLSI结构(英文)

针对H.264视频编码标准关键技术52级标量量化的VLSI实现中,综合考虑速度和面积因素,传统结不适用H.264在高速高并行编码应用中的实时要求,通过采用部分CSD码无符号压缩移位加法树、参考电平连线、对量化系数和步长重新进行分组分段编码等方法,有效替代了H.264标量量化过程中出现的矩阵乘法、查表、除法等不利于硬件加速的算法,提出了一种非常适合流水加速的基于4×4块并行的VLSI结构,通过控制级联加法器级数就可以有效调节其速度性能,当级数为2时,其块处理速率可以达到121.6 MHz ,能够满足4096×2304 @120 Hz视频的实时处理要求。该结构在面积和功耗方面较传统结构也有较大的改进,采用SMIC 0.13μm工艺单元库,综合时钟频率设为100 MHz时,等效门和功耗分别节省了38 %和30 %。     

VLSI design of 3D display processing chip for binocular stereo displays

In order to develop the core chip supporting binocular stereo displays for head mounted display(HMD)and glasses-TV,a very large scale integrated(VLSI)design scheme is proposed by using a pipeline architecture for 3D display processing chip(HMD100).Some key techniques including stereo display processing and high precision video scaling based bicubic interpolation,and their hardware implementations which improve the image quality are presented.The proposed HMD100 chip is verified by the field-programmable gate array(FPGA).As one of innovative and high integration SoC chips,HMD100 is designed by a digital and analog mixed circuit.It can support binocular stereo display,has better scaling effect and integration.Hence it is applicable in virtual reality(VR),3D games and other microdisplay domains.     

MAP based blocking artifact reduction for DCT domain distributed video coding

This paper proposes a maximum a posteriori (MAP) based blocking artifact reduction algorithm for discrete cosine transform (DCT) domain distributed video coding,in which the SI and the initial reconstr...     

一种新的H.264/AVC标量量化并行VLSI结构

针对H.264视频编码标准关键技术52级标量量化的VLSI实现过程中,传统结构的速度和面积不能有效满足H.264在高速高并行编码应用中的实时要求,通过采用部分CSD码无符号压缩移位加法树、参考电平连线、对量化系数和步长重新进行分组分段编码等方法,有效替代了H.264标量量化过程中出现的矩阵乘法、查表、除法等不利于硬件加速的算法,提出了一种非常适合流水加速的基于4×4块并行的VLSI结构,通过控制级联加法器级数就可以有效调节其速度性能,当级数为2时,其块处理速率可以达到121.6MHz, 能够满足4096×2304@120Hz视频的实时处理要求。该结构在面积和功耗方面较传统结构也有较大的改进,采用SMIC 0.13μm工艺单元库,综合时钟频率设为100MHz时,等效门和功耗分别节省了38%和30％。     

面向汽车零部件设计的知识集成系统

构建了一种面向汽车零部件设计的知识集成系统框架,研究了该知识集成系统的主要功能及系统的关键技术,最后以汽车电涡流缓速器的产品设计为实例给出了面向汽车零部件设计的知识集成原型系统．