新型混合信道模型下的Reed-Solomon码融合硬判决译码算法研究

为了深入研究突发错误信道环境下的RS码译码算法,首先在RS(255,239)译码条件下对随机错误译码算法 Reformulated inversionless Berlekamp-Massey(RiBM)与突发错误译码算法 Reformulated inversionless Burst-error Correcting(RiBC)分别进行了仿真分析,得到了两种译码方式的误码率与连续错误比特长度的关系,并据此对突发错误的长度BL进行了界定.其次对该译码条件下的数字编码系统中的混合信道进行了研究,根据突发错误长度的界定对信道进行了建模,得到马尔科夫模型下的新型混合信道模型,最后在此模型下对RiBM随机错误译码、RiBC突发错误译码方法进行融合,并对融合译码算法进行了仿真.结果表明在新型混合信道环境中融合译码算法可降低传输误码率.     

基于FPGA自适应高速RS编译码器的IP核设计

针对IP核设计方法讨论了一种可动态配置编码方案的高吞吐率RS编译码器<该编译码器采用Euclid 算法实现译码,编译码过程采用流水线结构提高速率。整个设计使用VHDL语言描述，并在Xilinx公司 的Virtex系列上实现验证。     

一种RS码突发错误译码算法的改进算法

在现有的针对突发错误的里德-所罗门(RS)码译码算法基础上,结合突发错误信道模型特点,提出突发错误预判断机制,在提高译码性能的同时,减小了突发错误位置锁定所需的计算量,加入突发错误预判断机制的突发错误RS码译码算法相较原始算法,在误标志率(SER)在10-4时编码增益可达到0.126 8 d B.     

突发错误检测重数分配算法及其电路设计

为解决突发错误信道下里德所罗门码译码复杂度高与性能差的问题,提出了一种突发错误检测的重数分配算法(BD-RCMA)。首先计算信道突发噪声占比参数,根据该参数对包含随机错误与突发错误的混合信道进行数学建模,以便从信道中获取信道软信息;然后基于子码的电平计算每一符号的可靠度与突发度并确定突发度阈值,并比较突发度与阈值得到突发错误的精确位置,实现对突发错误的检测;最后对BD-RCMA算法进行电路设计并将其应用于基于硬判决的突发错误软判决译码器架构中。仿真结果表明,BD-RCMA算法可以精确定位突发错误位置,在突发错误所包含的子码数为65~71、信道信噪比为5~9dB情况下,与低复杂度重数分配算法相比,误帧率可降低15%~45%。     

BM 迭代算法的循环架构设计及实现

BCH码的译码问题主要归结为一个关键方程的解决,即错误位置多项式的求解,BM迭代算法自1966年由BerlekampMassey提出以来经过不断改进,已经成为解决这一问题的成熟算法。提出了一种适合硬件实现的BM迭代算法的循环架构设计,并在此架构下分别实现了基于BM迭代算法和其简化算法的二元BCH(15,5)的FPGA译码器,显示出这一循环架构易于模块移植的优点。仿真结果表明：码组中任意不大于3 bit的随机错误都可以给予纠正。     

基于FPGA的Turbo码译码器设计与实现

对Turbo码的Log-MAP译码算法进行了研究,引入滑动窗技术对Log-MAP译码算法进行了优化,并设计了适合硬件实现的流水线结构的译码器。结合3G标准规定的数据速率,对译码器和交织器进行硬件电路的设计和FPGA实现。仿真结果表明所设计的电路在译码性能和延迟方面满足实际要求,具有一定的实用价值。     

基于FPGA自适应高速RS编译码器的IP核设计

针对IP核设计方法讨论了一种可动态配置编码方案的高吞吐率RS编译码器，该编译码器采用Euclid算法实现译码，编译码过程采用流水线结构提高速率，整个设计使用VHDL语言描述，并在Xilinx公司的Virtex系列上实现验证。     

大气激光通信系统中基于RiBM算法的RS译码器的设计与实现

根据某大气激光通信系统的需求,提出了一种基于RiBM算法的RS(31,19)译码器,最终完成该译码器的设计与实现;译码器采用流水线结构,关键方程求解采用RiBM算法,译码速率能达到155Mb/s;测试结果表明译码系统性能优良,能满足系统译码的要求。     

串行级联码在浅海水声通信中的性能研究

基于π/4-QPSK调制解调方式讨论串行级联码在浅海水声信道中的实现方案,建立了浅海水声信道模型,并在此基础上针对多径干扰和多普勒频移进行了仿真。仿真表明,串行级联码能有效地减小密集突发错误,保证通信的可靠性。串行级联码的性能明显大于单独的RS码或卷积码,在不考虑译码复杂度的情况下,误码率低于Turbo码和LDPC码。     

乘积码的一种新的迭代译码算法

乘积码是利用线性分组码实现长码的典范,能纠正大量的随机错误和突发错误,当以Turbo码的思想实现乘积码的迭代译码时,可获得很高的编码增益.针对乘积码提出一种新的迭代译码算法,该算法的反馈方式有别于Turbo码的传统迭代译码,是通过输出软信息与接收软信息进行线性叠加来实现的,此时子译码器的候选码字个数将大为降低,同时译码输出也无须做复杂的LLR计算,直接映射为由-1, 1组成的软输出矩阵,从而在牺牲较小性能的情况下很大程度地降低了译码复杂度.     

一种基于LCC算法的新型RS码译码器

相比于传统的硬判决译码算法,RS码软判决译码算法能够获得更大的编码增益,但硬件实现较为复杂. 针对这一问题,本文在LCC软判决译码算法的基础上提出了一种改进型校验子算法,可在不影响译码性能的前提下大幅降低硬件复杂度. 仿真结果表明,本文设计的RS(255, 239)码η=3译码器,在BPSK调制下通过AWGN信道,相比于现有基于校验子的RS码译码器结构,硬件资源消耗减少20%. 采用SMIC 0.18 μm CMOS工艺实现,芯片面积仅为0.81 mm2.      

面向磁记录信道的原模图LDPC码译码器的FPGA设计

针对传统原模图低密度奇偶校验（low density parity check,LDPC）码在译码硬件实现中,由于采用随机扩展方式,导致数据拥塞和布线困难,继而产生译码延时和资源消耗的提高及吞吐量的下降问题,通过2步准循环扩展得到了适于硬件实现的码字结构,设计了一种面向磁记录信道的原模图LDPC码译码器。该译码器信息更新采用基于TDMP（turbo decoding message passing）分层译码的归一化Min-Sum算法使得译码器具有部分并行架构;同时为了降低译码时间及功耗,给出一种低资源消耗的提前终止迭代策略。硬件实现结果表明,该译码器的译码性能十分接近相应的浮点算法,在低资源消耗的前提下,工作频率可达183.9 MHz,吞吐量为63.3 Mbit/s,并可同时适用于多种原模图LDPC码。     

非规则低密度奇偶校验码译码器的结构设计和优化

提出了一种通用的非规则低密度奇偶校验码译码器,可适用于通过单位阵准循环移位扩展构造的任意行重非规则LDPC码.该译码器通过调整译码存储单元的存储内容而节省了一个交织网络.同时,针对处理非规则LDPC码译码过程中由行列重差异所引起的流水冲突,提出了优化的插入空闲等待时钟周期方法以及预处理方法,有效地避免了流水冲突,从而保证了该译码器的高吞吐量以及译码性能.     

RS码在汉信码中的纠错性能分析及仿真

对汉信码所采用的RS纠错码的纠错方法进行研究,探讨了如何采用MATLAB工具实现汉信码中RS码的编码和译码,并对其纠正随机错误和突发错误的性能进行了仿真,得到不同的误码率-信噪比曲线,这些曲线反映了RS码纠错能力与码长及校验位长度的关系.研究结果为汉信码的工程实现和评估汉信码传输可靠性提供了理论依据.     

时域Reed-Solomon译码器及其在FPGA上的实现

基于Blahut提出的RS(Reed Solomon)码时域译码算法 ,提出了一种时域RS译码器 ,详细讨论了FPGA(现场可编程门阵列 )实现该译码器的过程 ,并以六进制RS( 63 ,4 7)码为例对用FPGA实现的RS译码器性能进行了分析 ,该译码器输入码流速率可达 6Mbit s,占用的FPGA (SpartanⅡ系列 )的资源不到相应频域译码器的一半。     

基于ME算法的RS译码器的原理和FPGA实现

RS（Reed—Solomon）码是具有很强纠错能力的线性分组码,广泛应用于各种通信和存储系统中。文中设计的译码器采用修正的欧几里德算法（MEA）,并在实现中采用公共项提取算法有效地优化了乘法器,以迭代、复用等方法降低了RS码译码硬件实现的复杂度。并用Verilog-HDL语言实现了RS（255,239）码的译码器各个模块的功能。     

差错控制编码中交错码的研究

本文对交错码的工作原理及有关定理进行了简明阐述。介绍了我们研制的交错码的编译码器电路及实验结果。在实践中找到简化求交错码生成矩阵的方法,在交错度很大时优越性更为突出。本文对交错码的纠错能力进行了探讨,得出了交错码纠突发错误能力随交错度增加而成此例增大,纠随机错误能力视不同情况有所区别。通过交错技术的应用,将寻求长而有效的纠突发错误的码简化为求最佳的短码,从而大大简化了构造长码的手续和步骤。实践证明,交错码的编译码器设备简单,易于硬件实现。 综上所述,交错码是一种既能抗随机错误又能抗突发错误的组合信道编码,为遥控指令码,具有明显的优点。     

基于FPGA的准循环LDPC码低时延译码器设计

针对准循环低密度奇偶校验码(LDPC码),提出一种基于FPGA的低延时译码器硬件实现结构. 该译码器基于最小和译码算法,充分利用FPGA的RAM存储结构及流水线运算方式提高译码吞吐量,降低译码时延. 该结构适用于大部分准循环LDPC码,且译码迭代一次只需约2倍缩放因子大小的时钟数量. 与非流水线译码结构相比,在不增加资源占有率的情况下,译码时延降低到原来的1/7.      

流水线纠错纠删RS译码器的设计和实现

在传统纠错RS译码器设计的基础上 ,采用分解的无逆B M (iBM )算法和三级流水线的电路结构 ,实现流水线纠错纠删RS译码器的设计 .该设计的特点是 :控制时序简单 ;电路实现简洁 ;纠错能力强 ,可纠错和纠删 ;译码速度高 ,数据吞吐率达到 1byte/时钟 ;采用VerilogHDL实现 ,可重复利用 .该设计应用于DVD数据纠错的实现中 ,达到系统的性能要求 .     

一种用于IP包差错控制的RS译码器及其FPGA实现

为了减少RS译码器所占用的现场可编程门阵列(FPGA)资源,研究了RS码的译码算法．提出了使用Actel公司的ProASIC——^PLUS系列芯片实现IP包差错控制系统中RS码的译码方案,采用码型RS(100,81)进行纠错,同时结合大运算量环节,描述了利用改进的BM算法实现译码功能的具体方案,该方案相对于传统的方案更能节约资源．实验表明,该译码器完成了IP包差错控制的要求,译码器输入码流速率可达30Mbit／s,最后介绍了ProASIC——^PLUS系列芯片的基本结构特点及用FPGA实现的关键技术。