可重用IP核验证方法研究

高效、可靠、全面的验证工作是可重用IP核开发成功的保证。本文针对可重用IP软核的验证过程进行研究,主要从RTL级功能验证、静态时序分析和RTL级与网表之间的形式化验证三个方面入手,研究了当前主流的验证方法,分析各种方法的优点和存在的缺陷,并给出了建议性的解决方法。     

LCD定标器芯片设计的FPGA验证方案研究

介绍了LCD定标器的总体结构和工作原理,以及应用Xilinx公司的Virtex-Ⅱ系列FPGA进行LCD定标器芯片功能验证的方案．该方案使LCD定标器芯片和其他外部模块组成一个完整的工作系统,能对芯片的预期功能进行全面系统的验证,从而尽早地发现前期设计中存在的问题,以便及时修改RTL级代码来确保芯片的设计功能完全正确,达到预期设计目标．验证结果表明,提出的方案正确可行,良好地完成了验证定标器设计功能的任务．     

ASIC仿真加速系统编译优化策略研究

随着微处理器设计技术的发展,基于硬件仿真加速器的系统验证已成为业内公认的最有效的系统验证方法,而系统仿真频率是硬件仿真加速器验证系统最重要的性能指标之一．本文以某款国产高性能通用微处理器FT-xx在ASIC仿真加速平台上的系统仿真加速为工程背景,通过调整编译选项、分析编译结果展开研究．首先分析了ASIC硬件仿真加速的加速原理,然后重点研究了逻辑资源数量、通用寄存器类型设计映射方式、特殊寄存器类型设计映射方式对系统仿真频率的影响．研究结果表明,当待验证设计的规模一定时,ASIC仿真器的逻辑资源并非越多越好、memorysize值的选取存在一个较佳范围、对于某些特殊的寄存器采用强制映射能极大地提高系统仿真频率．     

100 Mbit/s以太网卡芯片设计与静态时序分析

介绍了100Mbit／s以太网卡控制芯片设计体系结构，提出在该芯片设计流程中采用静态时序分析对设计进行门级验证。该设计的门级验证结果表明采用静态时序分析提高了该网卡芯片设计中时序设计的准确性，提高了验证效率，从而加快了设计的周期。     

数字接收机ASIC封装芯片的热分析

该文介绍了数字接收机ASIC芯片的封装模型与工艺,分析了该芯片的散热模型与散热方式.通过ABAQUS软件,仿真分析了ASIC芯片在自然对流、空气强迫对流以及液冷三种散热条件下的温度分布,仿真结果为后续ASIC芯片的正常使用提供了可靠依据.     

LTE中基于ASIC速率匹配算法的并行设计

本文给出一种基于ASIC的LTE速率匹配并行设计方案。速率匹配是LTE物理层比特级处理流程中重要的一步,LTE的高峰值速率要求其并行处理。已有的并行设计方案需要用到大量的小容量RAM,用于ASIC时会增加片上存储的面积。本文深入分析速率匹配算法的特性,通过优化设计,只用了少量的RAM实现了8bit并行处理。在Synopsys VCS平台仿真并用Synopsys DC工具综合,结果表明本方案性能达到要求,而存储面积相比现有方案[5]大概只有其15%。     

FFT的ASIC实现及FPGA验证

通过对FFT(fast fourier transformation),即快速傅里叶变换的一般算法的研究对比,确定合理可行的基2方法处理1024点FFT。在ASIC(application specific integrated circuit)专用集成电路上实现FFT硬件模块,并将该模块在FPGA(Field Programmable Gate Array)上进行原型验证。本文采用级联结构设计FFT模块,在尽量减小资源消耗的同时,提高FFT的运算速度。设计采用两组四个深度为256的双口RAM,乒乓结构处理,完成整个运算仅用了1320个周期。最后用Xilinx公司的Vertex7-XC7VX690T芯片做FPGA原型验证,在时钟频率为50MHz时,完成1024点FFT仅用了26.2us。     

在ASIC设计中的天线效应

目前,集成电子技术已经成为社会生产和生活中不可或缺的一部分,因此在其设计上,如何保证和提高芯片的性能和可靠性就显得尤其关键。绍了天线效应的产生及其给芯片带来的负面影响,讨论了在ASIC设计中,通常采用哪些有效的方法来最大程度地减小天线效应以及各种方法的优缺点。同时,还提出了一些比较合理优化的算法。     

基于OpenLane的ASIC设计工具研究

当前我国专用集成电路（ASIC）设计工具主要依赖欧美技术,国内缺少相关完整的ASIC设计工具,针对以上情况,提出了一种基于OpenLane的ASIC设计工具的设计方案,以Gambas开发环境为基础,利用插件技术实现对OpenLane工具链的集成,完成基于OpenLane的ASIC设计工具——EasyASIC,该工具能够为ASIC设计提供工程管理、代码编辑、Verilog代码的编译、仿真、配置OpenLane初始化文件、生成GDSII文件、GDS2D显示（KLayout）和GDS3D显示等功能,实现ASIC设计自动化,并用该工具对32bit有符号乘法器进行功能验证测试。实验结果表明,EasyASIC能够在国产Deepin操作系统下流畅运行,实现32bit有符号乘法器从RTL描述到GDSII文件的转换,该工具有很强操作性和易用性,对于提升我国集成电路设计工具软件产业发展具有一定的借鉴和参考意义。     

使用Formality中的几个问题

介绍了等效性验证以及等效性验证工具Formality在整个ASIC设计流程中的应用。针对在使用Fomality进行等效性验证中出现的仿真与综合逻辑不匹配的问题进行了讨论,并提出解决方案。     

IIS控制器的ASIC设计与实现

介绍了IIS控制器的基本原理与实际应用,详细阐述了在专用集成电路中该控制器的设计思路,其中重点介绍了主控模块和收发模块的架构。在用verilog语言实现整个设计的基础上,运用ModelSim进行了功能仿真,利用SMIC0.13μm工艺库和SYNOPSYS的Design Compiler对其综合。经过FPGA验证,确保该控制器作为一个独立的IP核可嵌入到ASIC系统中。     

可测性DSP软硬件协同仿真验证平台设计

针对数字信号处理器的不同仿真和验证要求，提出了一种可测性软硬件协同仿真和验证平台的设计．采用可配置IP模块和总线结构，实现了硬件平台可配置性和可重用性，采用在线仿真模块，实现了实时的仿真验证功能；采用分层的方法设计软件平台，实现了软件平台的可配置性．实验结果表明，在50MHz的工作频率下，此平台对16位数字信号处理器进行了指令集测试和FIR等应用程序的仿真验证工作．     

数字锁相环的ASIC设计

根据锁相环的特点，提出了利用ASIC算法设计数字锁相环DPLL。在对其进行严格数学推导和分析的基础上，在FPGA上得以实现。从原理上分析了稳态误差的减小和稳态建立的过程，最后给出了利用VHDL语言编程仿真的结果。整个系统的锁相环部分达到了锁定速度快、相位抖动小、锁定精度高的结果。     

基于可编程ASIC技术的电力线载波家电网络遥控系统设计

本文介绍利用可编程ASIC芯片FPGA,采用电力线载波形式,对家电网络进行的远程集中控制,可实现对任意家用电器的选控及对家电网络的群控.     

浅议FPGA设计技术

本文主要介绍即GA设计流程：设计输入→设计综合→功能仿真(前仿真)→设计实现→时序仿真(后仿真)→配置下载。以便更加广泛地应用于各领域。     

TD-SCDMA芯片中USB核的设计与验证

讨论了TD-SCDMA芯片中USB核的设计方法,并进行了ModelSim的验证。简述了USB的传输方式与设计思路,着重描述了USB的结构划分以及各个模块的设计思想与接口信号,并给出了ModelSim的验证方法与实验结果,说明此IP核可以作为一个独立的模块嵌入到ASIC的系统中。     

长期演进(LTE)中基于ASIC速率匹配算法的并行设计

给出一种基于ASIC的长期演进(LTE)速率匹配并行设计方案。速率匹配是LTE物理层比特级处理流程中重要的一步,LTE的高峰值速率要求其并行处理。已有的并行设计方案需要用到大量的小容量RAM,用于ASIC时会增加片上存储的面积。深入分析速率匹配算法的特性,通过数据分组和添加少量哑元,只用了少量的RAM实现了8 bit并行处理。在Synopsys VCS平台仿真并用Synopsys DC工具综合,结果表明本方案性能满足LTE宏站(三个20 MHz扇区)的需求,而存储面积相比于现有的使用大量小RAM的方案显著减小。     

数字通信与信号处理ASIC的逻辑优化设计

专用集成电路的正向设计，需依次经历如下一些设计步骤：系统设计→逻辑设计→电路设计→版图设计→工艺设计。逻辑设计在整个设计环节中起着重要的主导作用，它将系统设计思想映射到芯片制做技术上，是系统设计过渡到芯片设计的第一步。如何成功地完成这一过渡，并使结果最佳，这就是ＡＳＩＣ的逻辑优化设计需要讨论的问题。本文结合我们在这一方面所做的工作，主要探讨在数字通信与信号处理ＡＳＩＣ中一些典型电路的逻辑优化设计问题。