Turbo码SOVA译码器的系统仿真及性能分析

主要分析了3GPP标准中Turbo码采用SOVA译码器的译码性能.3GPP标准中给出了1/3Turbo码的编码结构和交织器设计方案,但未能给出译码方案.作者对帧长为4000bit的Turbo码,采用了SOVA译码器进行建模仿真.比较了SOVA译码器与MAX＿LOG＿MAP译码器译码的性能和实现复杂度.本文作者认为,从综合算法的性能、计算复杂度和时延等方面来考虑,SOVA译码器作为Turbo码的译码是一个比较好的选择.     

适于OBP卫星的Turbo码自适应部分迭代译码

为解决卫星星上处理平台星上资源有限与Turbo码译码复杂度高的矛盾,该文提出了一种适于卫星星上处理平台的自适应部分译码转发算法,通过降低迭代次数达到减少Turbo码译码器占用资源的目的。该算法的自适应包含2个层面:外层根据信道质量状态动态设定迭代次数范围;内层根据一种新的迭代停止准则提前停止迭代,该停止准则具有计算量小的优点。通过这2个层面的联合自适应,有效地降低了平均迭代次数,相比固定次数的部分迭代译码提高了算法的性能。     

Turbo码的Simulink建模及性能测试

针对Turbo码编译码器结构复杂、仿真困难的问题,提出了一种完全基于Simulink模块的Turbo码仿真模型。编码器中,分量码采用循环系统卷积码,使分量码的奇序列与原始信息相同。译码器采用流水线译码方式,由Simulink模型库中的后验概率译码(A Posteriori Probability Decoder)模块构成,使译码过程变得直观和便捷,简化了编译码器的复杂性。通过仿真,分析了迭代次数、交织长度及不同译码算法对Turbo码性能的影响。结果表明,单比特信噪比(Eb/No)为2 dB时,误比特率(BER:Bit Error Rate)可以接近10-7;迭代次数增加到7次以后接近饱和;交织长度越大,Turbo码性能越好。     

乘积码的一种新的迭代译码算法

乘积码是利用线性分组码实现长码的典范,能纠正大量的随机错误和突发错误,当以Turbo码的思想实现乘积码的迭代译码时,可获得很高的编码增益.针对乘积码提出一种新的迭代译码算法,该算法的反馈方式有别于Turbo码的传统迭代译码,是通过输出软信息与接收软信息进行线性叠加来实现的,此时子译码器的候选码字个数将大为降低,同时译码输出也无须做复杂的LLR计算,直接映射为由-1, 1组成的软输出矩阵,从而在牺牲较小性能的情况下很大程度地降低了译码复杂度.     

一种新的联合译码方案研究

提出了一种新的联合译码方案。该方案结合了卷积码和Turbo码译码算法的优势,在译码端采用三个译码器,前两个译码依然为经典Turbo码译码结构并采用Log-Map算法,最后一个译码器接收译好的信息位、校验位和外信息值,采用维特比译码算法。经过迭代译码,能够进一步提高传统Turbo译码的性能。仿真结果证明在10次迭代以前,至少能够获得0.1dB的编码增益。     

三维Turbo码性能的研究

传统的Turbo码包含有2个分量码，属于二维编码方式．虽然传统Turbo码的纠错性能优异，但是其译码延迟很大，不利于硬件实现．提出一种新型Turbo码，这种Turbo码包含3个分量码，属于三维编码方式，相应的译码器也包含3个分量译码器进行迭代译码．仿真结果表明：虽然在相同条件下三维Turbo码纠错性能比传统Turbo码差，但是这种新型Turbo码译码收敛很快，能够有效地减小译码延迟．     

LTE中灵活并行无冲突Turbo码交织器的实现

为了满足LTE标准中Turbo译码器并行高速的译码要求,设计了一种支持并行译码、存储器访问无冲突的交织器结构.通过对交织器计算公式的推导简化,降低了交织器地址计算的复杂度,同时减少了地址计算单元,只需要一个块地址计算单元即可得到所有存储器的块地址值以及置换网络的控制值.该交织器结构能够实时计算交织地址值,同时灵活性非常高,能够支持多种并行度切换的Turbo译码器.设计的结构在SMIC0.13μm工艺下完成综合,面积为0.023mm2,等效门数为4.5k,最高时钟频率为315MHz.     

光PPM通信的Turbo编解码及性能研究

介绍了Turbo码编码/解码概念,在对Turbo码译码器的结构及译码算法分析的基础上,以256时隙的PPM为例来对Turbo码的译码算法进行了推导,对没有采用纠错编码和采用了1/3码率Turbo码的光PPM系统的误码率(BER)进行仿真后的性能曲线比较,证明采用Turbo码的PPM系统性能远远优于未加纠错编码时的系统性能,Turbo码PPM系统的性能得到明显改善.     

改进的Turbo码自适应迭代译码算法及其性能仿真

获得优良的差错控制特性和多次迭代处理产生大的时间延迟是一对矛盾.为了有效解决这一问题,对Turbo码机理和迭代译码技术进行了深入研究,在此基础上,提出一种改进的自适应迭代译码算法.该算法的实质在于其新颖的译码迭代终止判决策略.通过使用译码器产生的尾比特进行错误检测并设计合适的最小迭代译码次数Imin,可以确保在较低的误码率情况下,有效地减少平均译码处理的迭代次数.计算机仿真以及对仿真结果的比较分析证明了这种改进的Turbo译码算法能够有效减少译码时间延迟.     

面向磁记录信道的原模图LDPC码译码器的FPGA设计

针对传统原模图低密度奇偶校验（low density parity check,LDPC）码在译码硬件实现中,由于采用随机扩展方式,导致数据拥塞和布线困难,继而产生译码延时和资源消耗的提高及吞吐量的下降问题,通过2步准循环扩展得到了适于硬件实现的码字结构,设计了一种面向磁记录信道的原模图LDPC码译码器。该译码器信息更新采用基于TDMP（turbo decoding message passing）分层译码的归一化Min-Sum算法使得译码器具有部分并行架构;同时为了降低译码时间及功耗,给出一种低资源消耗的提前终止迭代策略。硬件实现结果表明,该译码器的译码性能十分接近相应的浮点算法,在低资源消耗的前提下,工作频率可达183.9 MHz,吞吐量为63.3 Mbit/s,并可同时适用于多种原模图LDPC码。     

一种基于LCC算法的新型RS码译码器

相比于传统的硬判决译码算法,RS码软判决译码算法能够获得更大的编码增益,但硬件实现较为复杂. 针对这一问题,本文在LCC软判决译码算法的基础上提出了一种改进型校验子算法,可在不影响译码性能的前提下大幅降低硬件复杂度. 仿真结果表明,本文设计的RS(255, 239)码η=3译码器,在BPSK调制下通过AWGN信道,相比于现有基于校验子的RS码译码器结构,硬件资源消耗减少20%. 采用SMIC 0.18 μm CMOS工艺实现,芯片面积仅为0.81 mm2.      

Kite code-based incremental redundancy hybrid ARQ scheme for fast-fading channels

Incremental redundancy hybrid automatic repeat request （IR HARQ） has been extensively studied for reliable data transmission over slow-fading or quasi-static channels. With the increase in movement speed of users and the use of long code words for data transmission, IR HARQ strategy in fast-fading channels is starting to attract attention in the academia. This paper studies the perfor- mance of the IR HARQ strategy based on Kite codes （a class of rateless codes） in the finite regime over fast-fading channels where a number of channel realizations are experienced in each retransmission round. We propose an algorithm that exploits current decoding reliability to determine the size of subsequent retransmissions. Long- term throughput and delay constraint throughput are ana- lyzed and compared. Furthermore, in HARQ systems available, most of the computation power is consumed on failed decoding if a code word is retransmitted many times, which is not energy-efficient. Therefore, to improve theenergy efficiency, we propose two efficient algorithms （early stopping algorithm and freezing node algorithm） for incremental decoding, which reduce the computational complexity of the most time-consuming steps in decoding procedure. Simulation results show that the substantial complexity reduction is achieved in terms of the total required number of decoding iterations and the required node operation complexity compared to conventional incremental decoding scheme.     

一种改进的Turbo码译码算法及其FPGA实现

为有效降低Turbo码在硬件实现时的译码复杂度并减少其存储资源消耗,将现有Turbo码译码算法中Log-MAP算法和Max-Log-MAP算法进行融合改进,提出一种适于并行计算的改进Max-Log-MAP算法,即在译码计算中间参数的过程中,只将具有多个输入变量的max*(·)运算简化为取最大值的max运算,而对具有2个输入变量的max*(·)运算进行精确计算. 仿真结果表明,改进Max-Log-MAP算法的复杂度可以接近Max-Log-MAP算法,而性能接近Log-MAP算法. 将采用新算法的Turbo码编译码器在现场可编程门阵列(FPGA)上实现,并应用于低轨卫星通信系统(LED)中的,能在保证Turbo编译码优异性能的同时,获得较低复杂度和较低资源消耗,有利于减小卫星手持通信终端的体积,降低功耗.      

一种快速霍夫曼解码算法及其软硬件实现

由于霍夫曼算法产生的码字长度不固定，使得霍夫曼解码过程的效率较低。为克服这一缺点，提出了一种新的解码算法，使占码流中大部分的短码字能迅速解码，从而提高整体的运行效率。该算法分别在软件（TI公司的TMS320C54x系列DSP的汇编程序）和硬件（JPEG图像解压电路中的霍夫曼解码模块）上实现。通过测试表明，在增加了为数不多的资源情况下，此解码算法比传统方法大大提高了执行效率。     

面向媒体的粗粒度可重构架构层次化存储设计

为了优化粗粒度可重构架构REMUS-II(Reconfigurable Multimedia System 2)的数据流通路,使其能够完成高性能媒体解码,针对媒体算法的数据访问特征,对REMUS-II的片上存储与片外存储访问模块进行优化.片上存储通过二维数据传输和转置等访问模式进行优化,片上数据传输效率分别平均提高了69.6%和15.1%.片外存储通过块缓存设计优化参考帧访问,平均减少37%的外存访问时间.经过层次化存储设计,REMUS-II数据流可满足计算需求,在200MHz主频下实现H.264算法和MPEG2算法高级档次的1 920像素×1 080像素高清分辨率实时解码.     

Design and Implementation of a Novel Algorithm for Iterative Decoding of Product Codes

A novel product code iterative decoding algorithm and its high speed implementation scheme are proposed in this paper.Based on partial combination of selected columns of check matrix,the reduced-complexity syndrome decoding method is proposed to decode sub-codes of product code and deliver soft output information.So iterative decoding of product codes is possible.The fast sorting algorithm and a look-up method are proposed for high speed implementation of this algo-rithm.Compared to the conventional weighing iterative algorithm,the proposed algorithm has lower complexity while offering better performance,which is demonstrated by simulations and implementation analysis.The implementation scheme and verilog HDL simulation show that it is feasible to achieve high speed decoding with the proposed algorithm.     

GPU的QC-LDPC码译码器设计与实现

在连续变量量子密钥分发(continuous variable quantum key distribution,CV-QKD)系统中,通信双方需要在远距离低信噪比的条件下进行密钥协商,必须选用码率较低,码长较长的码字.设计了一种基于图形处理器(graphics processing unit,GPU)的准循环低密度奇偶校验(quasi-cyclic low density parity check,QC-LDPC)码的高速译码器.该译码器采用收敛速度更快的分层置信传播译码算法(layered belief propagation algorithm,LBPA)实现,减少了所需的译码循环次数,并且该译码器译码扩展因子较大的QC-LDPC码,在全矩阵大小恒定的情况下,使得子矩阵的数量相对较少,从而减少了串行译码的数量.该译码器分配GPU线程对应变量节点,增加了线程的利用率,并且将所需的基矩阵信息进行合并存储,减少了GPU内存的占用.仿真结果表明,在译码长为106,码率为0.1的码字,且同时译码16个码字,迭代50次的情况下,该译码器达到了41.50 Mbits/s的吞吐量.     

Tutbo码并行译码算法的研究

Turbo码的译码算法大致可分为串行译码算法和并行译码算法两大类。串行译码算法如MAP、LOG MAP等的研究已比较深入。但并行译码算法 ,尚有许多问题有待探讨。研究了Turbo码的并行译码算法 ,将Turbo码译码和图论结合起来 ,利用Bayesian网络图模型描述了Turbo码的译码过程 ,基于模型使用Pearl的信息传播算法 ,建立了Turbo码的并行译码算法。并对所讨论的并行译码算法进行了模拟 ,模拟结果表明 :该并行译码在译码性能等方面比串行译码优越     

基于自适应调制与发射功率控制的WLAN功耗降低解决方案

在移动通信系统中,有效地降低移动终端的发射功率、降低能耗、延长其工作时间始终是一个非常重要的研究课题.本文根据IEEE802.11协议的工作原理,提出一种降低WLAN移动终端功耗的新算法,本算法利用IEEE协议中规定的RTS/CTS信息以及所定义的功率效率因子来选择最佳的发射功率和调制方式,通过这种方法可以有效的降低传输数据包所需的能耗.最后,通过仿真验证了本文所提出算法的有效性.