格密码关键运算模块的硬件实现优化与评估

为提高格密码在实际应用中的运算效率, 提出一种格密码中多项式乘法运算的优化实现技术。该技术采用乒乓结构存储多项式系数, 用以提升存取带宽, 通过消除预缩放运算, 减少10.5%的模乘运算和16.7%的存储空间占用, 采用移位寄存器和三输入加法器的结构, 有效地减少逻辑资源占用。同时, 设计具有可选层级的流水线结构, 使多项式乘法中的蝶形运算模块可以满足不同密码硬件系统的时序要求。评估结果表明, 采用优化技术的低面积、均衡型和高性能实现的蝶形运算模块最大工作频率分别可达到150, 250和350 MHz以上。与现有实现技术相比, 优化的多项式乘法硬件实现能够以更小的电路面积实现更高的工作频率, 使电路效率提升22.8%。     

基于FPGA的OFDM调制器的设计

提出了一种新的流水线FFT设计方法来实现OFDM调制解调:利用旋转因子对称性、简化的复数乘法和旋转因子CSD编码来简化蝶形单元设计,并按照读修改地址写的顺序,利用双口RAM从一级向下一级来传送数据.该方法实现蝶形运算不需要乘法器、不需要ROM来存储旋转因子,需要的RAM单元也比较少.最后用该方法在FPGA上实现8pt基2的DIFFFT处理器,实验证明该方法在硬件资源消耗上有很大的改善.     

OFDM调制解调器的算法实现

介绍了利用流水线FFT设计的方法来实现OFDM调制解调.FFT处理器包括双口RAM、地址产生单元、蝶形单元及CSD陈列.该设计利用旋转因子对称性、简化的复数乘法和旋转因子CSD编码简化蝶形单元设计,并按照读-修改地址-写的顺序,利用双口RAM从一级向下一级来传送数据.     

局部流水FFT处理器设计

讨论局部流水FFT处理器中的两个主要模块:蝶形运算流水线和地址产生器的设计.基于对基2蝶形单元的"深"反馈,提出一种称之为R2SD2 F(radix-2single"deep"delay feedback,基2单路深度延时反馈)的流水线结构.该流水线中的蝶形处理单元仅由两个复数加法器组成,可以工作在基4/基2/直通三种模式下,因此由两个如此蝶形处理单元组成的R2SD2F流水线可以在一次循环中选择完成基16/基8/基4/基2运算.在完成长为N(假定N为4的整数次幂)点的DFT运算时,该流水线所需的主要硬件有log4N-1个复数乘法器和2log4N个复数加法器.作为一个整体,给出局部流水FFT处理器中的地址产生方法和旋转因子存取结构.     

一种FFT处理器的地址生成算法

通过对8点基2按时间抽取-快速傅里叶变换(DIT-FFT)、按频率抽取-快速傅里叶变换DIF-FFT流图的分析,总结出连续参加蝶形单元运算结点数据和旋转因子的地址产生规律.提出一种基2 FFT处理器中结点数据地址和旋转因子地址快速生成算法.该算法只需通过对几个相关寄存器进行移位操作,即可快速生成蝶形运算单元结点数据和旋转因子的地址.     

一种基于矢量基2×2的二维FFT高效结构

提出了一种基于时间抽取原位计算的高效并行的二维矢量基2×2快速傅里叶变换的硬件实现结构.该算法结构将N×N点数据分解为4个独立存储的部分来实现矢量基2×2蝶形计算单元4个操作数的并行访问,仅用一个二维分裂基蝶形运算单元对这4块数据进行二维矢量基快速傅里叶变换,利用无冲突访问方法完成对存储器的并行访问.推导出了该算法硬件实现结构下的各存储器数据地址存取公式和旋转因子的产生方法,并利用CORDIC算法实现旋转因子的产生来减少存储器的使用.该算法对N×N点数据进行二维离散傅里叶变换处理的时间仅为(N2/2)(lb N-1)个时钟周期,与以往算法计算时间的比较结果表明了该设计的有效性.     

数字匹配滤波器的递归折叠实现

针对数字匹配滤波器(DMF)的FPGA实现提出一种优化结构. 利用16位移位寄存器(SRL16E)的存储潜力,设计递归延迟线(RDL);再利用RDL抽头个数倍减而抽头样本速率倍增的特点和时分复用技术,提出DMF的递归折叠结构. 该结构以提高工作时钟频率为代价,增大延迟线的采样率以及相关运算单元的吞吐率,从而成倍降低DMF的资源消耗. 当采用1/4递归折叠结构时,资源消耗仅为优化前的1/3.     

基于寄存器组的FFT处理器

针对目前快速傅里叶变换(FFT)处理器存储器访问算法复杂度较高,实现起来面积较大的问题,采用寄存器交换策略实现无冲突地址读写.以存储器迭代结构为主体构建FFT处理器结构,并设计了一种基于流水线的蝶形运算单元.根据基4蝶形运算数据选择的规律性,采用数据移位操作可以去除存储器中的地址解码器和控制逻辑.采用门控时钟降低系统的功耗.设计的FFT处理器通过SMIC 0.18μm工艺综合仿真,其面积为0.6 mm2,整个处理过程只需要60个时钟周期.在20 MHz的工作频率下,系统的平均动态功耗为7mW.该结构可以满足IEEE 802.11a的要求,并且具有小面积及高效的特点.     

QC-LDPC码编码器的FPGA实现

准循环低密度奇偶校验(QC-LDPC)码具有优异的纠错性能,已被纳入空间数据系统咨询委员会(CCSDS)的近地轨道通信标准。分析了QC-LDPC码的特点,提出一种基于生成矩阵的编码方法。该方法利用循环矩阵特性简化生成矩阵的存储模式,减少了资源消耗,同时利用循环移位寄存器和累加器实现矩阵乘法,降低了编码算法复杂度。在Xilinx xc4vsx55 FPGA上,采用VHDL语言实现了CCSDS标准中(8176,7154)LDPC编码器的设计。仿真结果表明,设计的编码器资源占用较少,吞吐量约为228 Mbit/s。     

基于分级存储并行运算的FFT处理器设计

研究了一种基于分级存储并行运算的改进快速傅里叶变换(FFT)处理器算法,通过减少对RAM存储器的读写次数降低功耗,采用并行运算方法减少数据处理时间.基于该算法以及改进的基-4蝶形单元设计了一款4096点FFT处理器.该处理器采用SMIC 0.18μm CMOS工艺设计实现,芯片核面积为9mm2,在slow工艺角条件下,版图后仿真最高时钟频率为192.3MHz,功耗为422mW@100MHz,最小处理时间为67.92μs.     

基于FPGA架构的可变点FFT处理器设计与实现

通过对传统的基-4快速Fourier变换(FFT)算法进行优化, 降低基 4算法的复杂度, 使其具有基-2算法的蝶形结构. 采用优化后的基-4/2混合基算法及流水线基-2²单路延时反馈(R2²SDF)结构设计可变点FFT处理器, 并对输出结果进行功能和信号仿真验证. 结果表明, 该处理器的有效性和执行效率均表现良好.     

基于FPGA的R-64 FFT处理器的实现

快速傅里叶变换(FFT)处理器是大多数数字信号处理和数字通信系统的关键部件.文章实现了一种4 k(4 096)点改进的R-64(基-64)FFT处理器,相对于其他 R-4的流水线结构,具有占用资源更少、控制更简单等特点.该FFT处理器采用浮点数制流水线结构,能够连续处理输入数据,对R-4处理单元的改进减少了62.5%的复数加法器;该FFT处理器基于FPGA的系统时钟能够达到89 MHz,数据吞吐量为4 096 point/46 μs.     

Highly configurable floating-point FFT IP Core with reusing method

A highly configurable fast Fourier transform intellectual property core (FFT IP core) that can be mounted on Avalon bus of Nios II processor is designed in this paper, by the means of custombuilt components in SOPC Builder. Not only the data number can be configured to 2n and the data width can be configured as integer or floating-point number of 32 bits, but also the number of inner butterfly units is configurable, which can effectively resolve the contradiction between speed and hardware resource occupancy. The IP core is designed by butterfly computing elements of a mixed radix-4 and radix-2 algorithm and applies the inplace addressing scheme and reusing method to reduce hard-ware resources consumption. Functional simulation by Quartus Ⅱplatform proves that the results calculated by FFT IP core are ac-cordant with the Matlab results. Hardware test on DE2 development board by timestamp timer demonstrates that the FFT IP core costs only 34.8 μs to achieve FFT of 512 sampled data with precision of 32-bit floating point. It is demonstrated that the IP core has the advantages of feasible configuration, easy use, and high precision.     

并行数据FFT/IFFT处理器的设计

针对采用快速傅里叶变换(FFT)技术的多种应用场合,在分析基-2及基-4按时域抽取Cooley-Turkey算法特点的基础上,提出一种高性能FFT/IFFT处理器的硬件设计架构.通过改进基-4蝶形单元,可进行形如2的幂次方点数的FFT/IFFT运算.该结构能够并行地从4个存储器中读取蝶形运算所需操作数.仿真结果表明,该结构可以运用于对面积和速度要求较高的应用场合.     

基于近似核FFT快速测频算法的FPGA实现

通过理论分析高阶近似核FFT和基2 DIF-FFT的结构,实现了基于64点近似核DFT的快速算法。算法基于基2 DIF-FFT的结构,通过蝶形运算和分解算法有效的减少了运算量,提高了低阶FFT的动态范围,易于硬件实现。理论分析和FPGA硬件实验结果验证了算法的有效性。     

基于ASIC的128点FFT处理器的设计

所研究的芯片是128点定点FFT处理器,该处理器主要应用于超宽带无线通信系统.采用一种适合于128点快速傅里叶变换(FFT)的混合基-22/2的按频率抽取算法,并在此基础上设计一种并行运算与流水线结构相结合的硬件系统.详细描述了系统状态机的设计,最终实现了一个满足时序和设计工艺要求,达到了以下指标:工作频率66 MHz,芯片面积3.54 mm2,功耗为71.6 mW的高性能的FFT的IP处理器核.     

FFT的ASIC实现及FPGA验证

通过对FFT(fast fourier transformation),即快速傅里叶变换的一般算法的研究对比,确定合理可行的基2方法处理1024点FFT。在ASIC(application specific integrated circuit)专用集成电路上实现FFT硬件模块,并将该模块在FPGA(Field Programmable Gate Array)上进行原型验证。本文采用级联结构设计FFT模块,在尽量减小资源消耗的同时,提高FFT的运算速度。设计采用两组四个深度为256的双口RAM,乒乓结构处理,完成整个运算仅用了1320个周期。最后用Xilinx公司的Vertex7-XC7VX690T芯片做FPGA原型验证,在时钟频率为50MHz时,完成1024点FFT仅用了26.2us。