同步时序电路的一种设计方法

提出了一种通过矩阵运算实现同步时序电路的设计的方法，有效地解决了时序电路设计中卡诺图不能处理多输入、多状态和多输出的问题。     

用矩阵方法分析同步时序电路

提出一种新的同步时序电路的分析方法。该方法引入输入矩阵、次态矩阵等概念，通过矩阵之问的运算求出状态转换图，为计算机辅助分析逻辑电路提供了一条简捷的途径。     

同步时序电路设计的状态分配技术

给出寻求较佳或最佳状态分配的六条一般规则，并通过实例设计说明其应用。     

组合逻辑电路分析与设计的方法

《数字逻辑》是一门讨论逻辑分析、逻辑设计理论和方法的课程。数字逻辑电路分为组合逻辑电路和时序逻辑电路两种类型。组合逻辑电路不仅在实际中得到广泛的应用，而且是时序电路的组成部分，所以在数字逻辑电路中占有相当重要的地位。本文主要从组合逻辑电路的分析和设计两方面，讨论有关理论和方法。一、组合逻辑电路的分析进行电路分析的目的是：1．了解电路的设计思想和功能。2．将某电路所用的门电路改用另一种类型的门电路代替。3．评价电路是否经济等。组合电路分析的一般步骤可由下面的框图描述。在以上的步骤中，正确地写出逻辑表…     

《时序逻辑电路》CAI课件的设计及实现

依据教学设计理论,从教学目标,教学策略,导航策略和界面设计４个方面,阐述了《时序逻辑电路》ＣＡＩ课件的设计思想;利用Ｗｉｎ９５环境下的ＶＢ４．０可视化软件开发工具,从文本,图形,动画,导航图及界面的转换等方面,介绍了课件实现的手段。     

可编程序逻辑阵列时序电路的逻辑设计

本结合具体实例比较系统地讨论了可编程序逻辑阵列（PLA）时序电路逻辑设计的基本思想和方法，并总结了在PLA设计中PLA结构的一般化简原则。     

论时序电路的统一设计和统一分析

建立了含有时钟信号的触发器翻转方程 ,讨论了时钟信号的普遍描述 ,并在此基础上提出了同步和异步时序电路的统一设计和统一分析     

数字逻辑电路设计方法探讨

全加器是算术逻辑运算中非常重要的组成部分,对其深入探索、正确理解有极其重要的意义,通过对全加器的逻辑表达演变,采用不同器件,用多种方法设计出一位全加器,使实验者或产品开发者等在使用全加器时,根据具体条件,选择不同方法完成其功能,以达到对数字逻辑电路设计方法较全面的理解。     

应用MSI移位寄存器设计时序电路的新方法

本文对应用MSI移位寄存器设计时序电路的问题作了讨论,提出了一种新的设计方法,其主要特点是采用固定的状态安排方式,简化了设计过程.     

同步时序电路转换符设计法

本文通过应用转换符法，可以方便地设计中各种状态的同步时序电路。     

消除电平异步时序电路中竞争冒险的探讨

本文认为信号通过门电路时必然具有传输延时，是异步时序电路产生组合竞争冒险的重要原因，崦输入变化慢于状态变化，则是时序竞争冒险产生的原因，识别组合竞争冒险需要用代数法和卡诺图法，识别时序竞争冒险时可以直接从状态转移表中求之。     

基于时序电路的移位相加型8位硬件乘法器设计

由八位加法器构成的以时序逻辑方式设计的八位乘法器,具有一定的实用价值,而且由FPGA构成实验系统后,可以很容易的用ASIC大型集成芯片来完成,性价比高,可操作性强。     

含三态元件时序电路的故障模拟器

传统的时序电路故障模拟器只能模拟含二值元件的时序电路。而工程实践中的电路常包含的三态元件，发三态门，传输门，总线等，本文研究的一种能处理含二值元件和三态元件的时序电路的故障模拟器。该故障模拟器采用四值逻辑描述电路。实验结果表明，该模拟器既能高效率地模拟测试传统的二值元件时序电路，又能有效地模拟测试由二值元件和三态元件混合     

四值异步时序电路的设计

采用时钟覆盖法设计异步时序电路，能够获得最佳的时钟方程，本文主要讨论选用以模代数为系统的四值JK触发器，采用时钟覆盖法设计四值异步时序电路。     

PLD逻辑电路设计的CAD方法

介绍了可编程逻辑器件PLD在逻辑电路设计中的开发流程;论述了时序电路设计中状态最小化CAD方法,它能够依据原始状态表和初始化数据,自动完成状态最小化;实现逻辑图设计;为PLD的推广应用和新型状态机FSM的研制提供了方便。     

基于OBDD时序电路设计的验证

依据有序二叉判定图（OBDD）和计算树逻辑（或称分支时态逻辑）CTL（Computational Tree Logic)的基本原理，分析了基于OBDD和CTL的验证数据电路设计的基本原理，并在此基础上，给出了时序电路等价验证的方法。