一种性能优良的新型单音解码器

给出一种新型的单音解码器,它由单片机外部硬件及内部程序组成的锁相环单音同步电路及正交相干解调器两部分构成．其解码频率可由程序任意设置,解码灵敏度高,速度快,Ｓ／Ｎ为１２ｄＢ时解码时间小于１８ｍｓ,工作稳定可靠,已用于多种通信设备中．     

数字HDTV信源解码器的研究与实现

实现了以专用芯片组为核心器件的HDTV信源解码器，该解码器可配接不同制式的前端，组成完整的机顶盒方案，可对符合MPEG-2的视频流进行解码并兼容各种模拟电视的接收，可对AC-3或MPEG两种音频解码；提供了一个支持实时操作系统的硬件平台，在该平台上可以实现复杂的数字电视应用程序，该文重点叙述它主要的硬件原理。     

Huffman并行解码结构及硬件实现

介绍了一种应用在JPEG解码器下采用并行方式实现的Huffman解码方式,这种结构的解码器把Huffman的头码流分析和解码分开工作,可以在同一时间进行解码;这种方式通过增加流水线和结构的复杂性对硬件资源的占用,来获得对码流解码的高吞吐量;它不同于传统的串行结构,将码流逐位地输入解码器中,然后解码器又通过逐位地匹配实现码流的解码。     

高吞吐率可变长码解码器的设计与实现

可变长码是视频压缩中常用的熵编码方式,因为码字的长度不固定,可变长码的解码器设计往往是整个视频解码器的难点之一.针对视频解码对可变长码解码器解码速率的要求,提出了多路并行解码的方案,排除了长度信息的反馈迟延对解码速率的制约.对解码过程中使用的分组信息表和解码符号表进行了改进,提出伪基础地址查表的方法,使分组信息表相对于同类解码器占用存储资源减小1/3,运算也相应简化.本方案可以在时钟频率为74.25 MHz的FPGA平台工作,可成为高清晰度数字电视解码器的组成部分.     

一种基于维特比解码的超高频RFID读写器解码器设计

车辆管理和生产管理等应用对超高频射频识别(UHF RFID)读写器的灵敏度有很高的要求.读写器数字基带解码器作为接收链路的关键环节,其误码率(BER)性能直接影响读写器的接收灵敏度.维特比解码是一种广泛应用于卷积码的解码算法,利用卷积码中码元间的相互联系实现纠错解码.本文首次将维特比解码移植应用于UHF RFID系统中的FM0编码的解码算法中.该解码器利用FM0编码的记忆性,结合维特比解码的纠错能力来降低误码率.仿真结果表明,该解码器在信噪比(SNR)为7.3dB的条件下,可以将误码率降至10-5.相对于最优接收机结构,该解码算法有2.5dB的信噪比优势.     

基于S3C4510B的MPEG-4视频解码器的优化与实现

为了更好地满足嵌入式系统的实时性要求，对原有的MPEG-4视频解码算法进行了一系列的改进．根据ARM微处理器的体系结构，优化MPEG-4视频解码算法和代码，并进行软件仿真．实验数据表明，优化后的解码器性能得到了全面提升。结合ARM的S3C4510B开发平台，对MPEG-4视频解码程序进行移植和调试，成功地实现了嵌入式系统的MPEG-4视频实时解码．     

低功耗高集成度MP3解码器IP核设计

针对MP3解码器IP核低功耗和高集成度的要求,对MP3的解码算法和硬件结构进行优化,并设计定制处理单元高效率地执行解码运算,同时引入门控时钟实现MP3解码器的分时工作,从而以极低的硬件代价和功耗完成了MP3解码器IP核设计。该IP核采用16.384 MHz系统工作时钟,共耗用33 088个逻辑门和33 004字节存储单元,以0.18μm 1P4M CMOS工艺成功流片。芯片测试结果表明,该IP核具有正确的MP3解码功能,音质良好,最大解码功耗不超过9 mW,逻辑电路所占硅片面积仅为0.37 mm2。     

HDTV系统音视频显示时间标签同步生成和自适应交织策略

分析了MPEG—2系统中音视频数据的解码时序，以及理想解码器中的音视频同步原理，结合HDTV系统复用器的设计，提出了音视频PTS同步生成和基于具有相近PTS值的音视频访问单元在码流中相对位置的自适应交织策略。实验结果表明，该策略解决了码流速率高，特别是音频码率相对于视频码率较低时出现的音视频不同步和解码器缓，中区上溢或下溢问题，有效地降低了解码器缓冲区的容量和控制复杂度。     

基于通用DSP的数字电视信源解码器硬件实现

针对目前国际上数字电视信源解码器主流解决方案即专用芯片方案缺乏广泛适应性和功能改变的灵活性等。提出了基于通用数字信号处理器TMS320C6415的标准清晰度数字电视信源解码器的总体设计方案和硬件实现方法．该方案可用软件实时实现传送流解复用、音频和视频解码，系统运行稳定可靠，音、视频输出质量良好．     

汉语-维吾尔语机器翻译解码器研究

描述了基于短语统计的汉语-维吾尔语(简称汉维)机器翻译解码器。搜索算法的效率是解码的关键,基于短语统计的搜索算法在汉维机器翻译中是首次使用,并构建翻译备选项列表,基本实现了汉维机器翻译的解码器研究设计。分析对比实验结果,证明该搜索算法的有效性。     

一种H.264／AVC解码器关键技术的设计

本文提出了H.264/AVC解码器的系统结构及其核心单元总体结构的设计研究方案.重点包括系统的流水线设计、双总线设计以及IDCT变换、帧内预测、帧间运动补偿等关键模块的设计与大规模逻辑实现.硬件解码部分在200 MHz 系统时钟时可以实时解码H.264 High 4:4:4 profile 4.0 level码流.     

基于通用DSP的数字电视信源解码器的软件实现

为实现数字电视信源解码器，提出了一种基于通用数字信号处理器的总体方案，并在嵌入式实时操作系统μC/OS-Ⅱ提出了以数据为驱动源，基于任务优先级的多任务实时调度策略，成功地实现了对传送流输入、解复用、音频解码、视频解码、视频显示和音频播放等任务的实时调度．本系统全软件实时实现了单路标准清晰度数字电视信源解码器的功能，CPU利用率约为90％．     

一种新的NIOS-Ⅱ Turbo解码器硬件加速方案

提出了一种基于硬件加速的NIOS-Ⅱ Turbo解码器的实现.该方案首先构建了由两个并行级联的RSC编码器组成的编码器和由两个相同的SOVA解码器组成的解码器所构成的Matlab原型,仿真结果表明解码器中误码率在每次迭代中都有下降(下降至10-4),除了低信噪比情况(低于-5dB).然后,描述并比较了两种基于FPGA实现的解码器.第一种是由一个运行在NIOS Ⅱ快速型软核处理器的软件实现,第二种是在第一种方案中加入了硬件加速器.从硬件解码过程加速实施的结果来看,BER大致和软件解码实现相同,但执行时间减少了25％～34％,当解码迭代的次数增加1至20时,与软件解码实现相比,硬件加速的方法对资源的需求增加了10％～16％.     

基于M算法的1000 BASE-T千兆以太网收发器联合解码均衡器实现研究

提出了一类适用于IEEE 802.3ab标准1000 BASE-T千兆以太网收发器的预滤波M算法联合解码均衡器.通过研究保留路径数、期望信道响应拖尾长度以及回溯深度等参数对M算法解码器的性能与硬件复杂度的影响,确定了优化参数和结构.0.18μm标准单元CMOS工艺下的综合和后仿真证明其性能与硬件复杂度均优于常用的预滤波并行判决反馈解码器(Parallel Deci-sion Feedback Decoder,PDFD).研究表明,预滤波M算法解码器适合在多种情况下取代预滤波PDFD,用于1000 BASE-T千兆以太网收发器联合解码均衡器,其中4tap PF-MA4解码器的性能优于14tap PDFD,而面积仅为其39%.     

时变信道下空时分组码解码器的研究

接收端的高速运动或者载频的偏移，会引起信道的时间选择性衰落．在时变瑞利信道下，如果依然采用Alamouti经典解码方法，就会引起发送天线间互干扰的产生．当接收端采用多接收天线时，情况将变得更为复杂，此时不仅要考虑？肖除发送天线间互干扰，而且还要保证最有效的利用分集增益．基于单接收天线时的决策反馈解码器和置零解码器，提出2种新的多接收天线下的解码器，称为决策反馈最大比合并解码器（DFMRC）和置零最大比合并解码器（ZFMRC）．仿真结果显示，这2种新的解码器表现出消除发送天线间互干扰和利用分集增益的优越性能．     

手机RFID读写器的基带新解码器

设计了一个超高频射频识别读写器的基带接收机, 该芯片既支持UHF 频段的ISO 18000-6B 标准, 也能支持ISO18000-6C 标准。该数字基带接收机主要包括抽取滤波、去直流、相位恢复等基本单元, 在解码部分体现了一种新的数字基带解码器。该解码器在过零检测解码方法的基础上进行了“零点”的修复, 从而可以更加有效地实现解码。和相关器解调解码相比, 这种方法所需硬件更少, 解码的实时性更强。不包括测试管脚, 该数字芯片在0. 18μm CMOS 工艺下的总面积为730 μm×3375 μm, 其中解码部分占总面积的1 %;整个数字芯片的功耗为32. 89 mW,解码部分的功耗为0. 23 mW。     

一种新的NIOS-Ⅱ Turbo解码器硬件加速方案

提出了一种基于硬件加速的NIOS-Ⅱ Turbo解码器的实现.该方案首先构建了由两个并行级联的RSC编码器组成的编码器和由两个相同的SOVA解码器组成的解码器所构成的Matlab原型,仿真结果表明解码器中误码率在每次迭代中都有下降(下降至10-4),除了低信噪比情况(低于-5dB).然后,描述并比较了两种基于FPGA实现的解码器.第一种是由一个运行在NIOS II快速型软核处理器的软件实现,第二种是在第一种方案中加入了硬件加速器.从硬件解码过程加速实施的结果来看,BER大致和软件解码实现相同,但执行时间减少了25%³4%,当解码迭代的次数增加1至20时,与软件解码实现相比,硬件加速的方法对资源的需求增加了10%34%,当解码迭代的次数增加1至20时,与软件解码实现相比,硬件加速的方法对资源的需求增加了10%¹6%.     

基于CW5521的AC3音频解码器优化与接口设计

本文首先讲述了国际音频标准DolbyAC3的特点，描述了解码流程，接着介绍本次解码的实验芯片：多媒体处理DSP芯片CW5521．在此重点讲述了体系结构和内部特征：接着根据其特点，给出了解码器优化的重要步骤。然后将此解码体系封装拆分成三部分：打开文件音频，音频解码，关闭音频文件，之后给出了通用的接口函数程序及测试程序的写法。试验结果表明，优化后的解码器性能有很大的提高，在CW5521上可以成功的进行实时解码。     

一种新的信源信道联合迭代解码

提出了一种新的联合迭代解变长码(VLC)和低密度校验码(LDPC)的解码器.该系统主要由两个软输入和软输出(SISO)的模块组成,能利用VLC码字结构和马尔可夫信源之间的相关性来纠正误码.由于联合解码算法降低了误码率,使得LDPC的迭代次数大大减少,补偿了联合解码过程中所需要的联合信源信道变长码解码器(JVLD)的计算时间.仿真结果表明,联合迭代解码算法明显优于传统的分离解码器.