基于FPGA的全数字锁相环性能改进的设计

简单介绍了全数字锁相环(ADPLL)的工作原理,详细论述了一种可增大全数字锁相环同步范围的数控振荡器的设计方法,并给出了部分VHDL设计程序代码和仿真波形.在此数控振荡器的设计中引入了翻转触发器的概念,并通过改变翻转触发器的动作特点,使得数控振荡器的输出频率提高,以达到增大全数字锁相环同步范围的目的.     

基于正过零鉴相的全数字锁相环的研究

介绍了数字锁相的主要方法,对正过零鉴相TMS320LF2407的全数字锁相环进行了数学建模,得到了简化模型.其模型对数字锁相环的参数设计有着非常重要的指导意义.仿真结果证明了该数字锁相环模型的可行性、稳定性与快速性.为提高数字锁相环的准确性,给出了处理量化误差的方法.     

一种基于FPGA的曼彻斯特编译码电路设计

运用VHDL硬件描述语言以及Max-plus软件平台,采用超前滞后型全数字锁相环提取位同步时钟的方法,设计了一种基于全数字锁相环的曼彻斯特编译码电路,给出了详细的设计过程和波形仿真,并在GW48-CK实验平台上进行了下载验证.     

应用于全数字锁相环的动态器件匹配与低功耗鉴相技术

提出了应用于全数字锁相环的改进的动态器件匹配技术和低功耗鉴相技术.利用低功耗鉴相技术简化了传统的全数字锁相环的鉴相原理,发明出一种新型的数字鉴相器,降低了数字电路实现的复杂性,降低了功耗;同时,本文所述的应用于全数字锁相环的动态器件匹配技术,降低了电容的工艺偏差对锁相环输出调谐曲线的不利影响,优化了锁相环的性能.该全数字锁相环采用TSMC 0.13μm CMOS工艺进行设计,仿真结果表明,本文所述的低功耗鉴相器功能正确,可使全数字锁相环正确地锁定在2.4～5.2GHz,本文所述的基于改进算法的芯片中鉴相器部分具有传统架构鉴相器53.2%的功耗与66.5%的芯片面积.测试结果表明,动态器件匹配技术使振荡器的输出调谐曲线(本文指输出频率与DCO调制字码值的曲线关系)更加接近理想情况.     

一种在全数字锁相环中进行振荡器增益估计的新算法

提出一种在全数字锁相环中对数控振荡器进行增益估计的新算法。此算法充分利用全数字锁相环内部的数字信息, 通过计算相位误差、频率误差和振荡器的频率控制字的变化,对数控振荡器的增益进行实时估计, 使全数字锁相环对外界环境变化的免疫程度更高。此算法适用于所有采用基于累加器结构的全数字锁相环, 而且可以在应用最广泛的二阶Ⅱ型锁相环中准确地工作。     

快速高精度BPSK信号载波相位同步算法

提出了一种离散Fourier变换(DFT)和数字锁相环(DPLL)联合的二相相移键控(BPSK)信号载波相位同步算法.该算法采用平方运算和DFT对BPSK信号进行频率粗估计,通过设计数字锁相环快捕带宽,保证频率粗估计作初始频点的数字锁相环直接工作在快捕状态.数字锁相环经过约1个频率周期锁定,提供满足解调性能的精确同步载波信号.仿真表明,算法满足快速高精度载波同步要求,且避免了传统的锁频和锁相环联合算法锁定时间过长的问题.采用全数字结构,算法易于数字信号处理器(DSP)等数字芯片实现.     

一种结合高精度TDC的快速全数字锁相环

针对传统全数字锁相环锁相周期长、时间数字转换电路量化误差较大等问题,提出了一种在高分辨率时间数字转换器的基础上能够快速锁相的全数字锁相环.本设计提出的相调模块将量化的相位差还原成时间序列,并在状态机的控制下加入到重构信号中,从而能够在检测到相位差之后的最多两个输入参考时钟周期内使相位一次性对齐,锁相时间控制在0.72μs之内;设计的上升沿检测电路能够在重构与参考信号同频时,准确地检测两者上升沿是否同时到来并给出相应的使能信号,从而在锁相时关闭时间数字转换电路,大大降低了电路的功耗;优化了多时钟多相位的时间数字转换器粗量化的计算方法,提高了粗量化速度,增大了计数器位宽,扩大了测量范围,并且量化误差控制在0.25ns之内.最后完成了整体设计的RTL级建模及仿真,结果证明,该全数字锁相环具有锁相速度快、量化精度高、稳定性好、功耗低、输出频率便于调整等特点.     

嵌入式数字锁相环的设计实现

以应急光通信系统为工程背景，设计一种基于FPGA技术的嵌入式数字锁相环．在论述数字锁相环的工作原理和功能的基础上，详细地给出了数字锁相环中数控振荡器的设计，并给出MAX＋PLUSⅡ环境下的验证结果．该锁相环采用FPGA作为核心器件，在片内实现了大多数逻辑，极大地减少了分立元件的使用，系统性能运行良好．     

一种基于FPGA的数字锁相环测速实现方法

通过锁相环路的应用介绍,说明了全数字锁相环的优点,详细讨论了如何在FPGA中利用Verilog语言VHDL语言混和实现全数字锁相测速方案和利用锁相环DPLL中,可逆计数器模值的能修改特性,来控制DPLL的跟踪补偿和锁定时间,DPLL的中心频率以及消除"纹波"的方法.     

数字锁相倍频环的噪声分析及最佳参数选择

为解决数字锁相环的噪声分析及最佳参数选择问题，本文从理论上对数字锁相环输出相位噪声方差进行了分析，并在锁相环输出相位噪声方差最小的最佳准则下证明其最佳参数选择为ξ＝１．从而为数字锁相环的设计与调整提供了可靠的理论根据。     

DPLL implementation in carrier acquisition and tracking for burst DS-CDMA receivers

This paper presents the architectures, algorithms, and implementation considerations of the digital phase locked loop (DPLL) used for burst-mode packet DS-CDMA receivers. As we know, carrier offset is a rather challenging problem in CDMA system. According to different applications, different DPLL forms should be adopted to correct different maximum carrier offset in CDMA systems. One classical DPLL and two novel DPLL forms are discussed in the paper. The acquisition range of carrier offset can be widened by using the two novel DPLL forms without any performance degradation such as longer acquisition time or larger variance of the phase error. The maximum acquisition range is 1/(4T), where T is the symbol period. The design can be implemented by FPGA directly.     

应用于CDR电路的DPLL设计与实现

数字锁相环(DPLL)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用,利用DPLL可以从串行位流数据中恢复出接收位同步时钟。时钟数据恢复(CDR)电路是同步光纤系统中的核心部件,性能优越的锁相环电路对CDR电路的实现有着极其关键的作用。本文介绍了一种全数字化CDR电路的设计。仿真和实验测试结果表明,该CDR电路可以对相位变化快速同步,尤其对突发数据的时钟恢复,相位抖动的消除有效。     

Steady-State Performance of Kalman Filter for DPLL

For certain system models, the structure of the Kalman filter is equivalent to a second-order variable gain digital phase-locked loop (DPLL). To apply the knowledge of DPLLs to the design of Kalman filters, this paper studies the steady-state performance of Kalman filters for these system models. The results show that the steady-state Kalman gain has the same form as the DPLL gain. An approximate simple form for the steady-state Kalman gain is used to derive an expression for the equivalent loop bandwidth of the Kalman filter as a function of the process and observation noise variances. These results can be used to analyze the steady-state performance of a Kalman filter with DPLL theory or to design a Kalman filter model with the same steady-state performance as a given DPLL.     

利用FPGA实现数字锁相及频率转换

介绍了用ＦＰＧＡ（现场可编程门阵列）器件实现数字锁相环路和频率转换功能,分析了数字锁相环路的基本原理及实现过程,对设计实现过程中应注意的相关问题也作了具体讨论。     

高稳定BPSK信号载波相位同步算法

基于二相相移键控(BPSK)信号幅度剧烈变化会严重影响数字锁相环的环路带宽和稳定性,提出了一种数字自动增益控制(AGC)和锁相环(PLL)联合的高稳定BPSK信号载波相位同步算法.采用指数增益放大非相关反馈自动增益控制环路对输入调制信号进行幅度调整,使输出AGC的调制信号幅度稳定在预定值,再将幅度稳定调制信号输入到数字三阶PLL进行精确载波相位估计.仿真结果表明,算法避免了数字三阶PLL由于调制信号幅度变化带来的环路不稳定,且在信噪比(SNR)动态范围内,保证环路噪声性能满足BPSK信号解调的要求.     

激光通信数字环时隙同步器环路滤波器设计

以５１系列单片机为硬件平台，设计了均值法、三点法和筛选法三种数字环路滤波器算法，分析了采用这三种环路滤波器算法的数字锁相环时隙同步器的性能指标并进行了计算机仿真．仿真和实验结果表明，采用筛选法的时隙同步器具有较快的捕获速度和最好的抗噪性能，可用于强噪声环境下的激光水下通信系统     

一种基于FPGA精确位同步的设计与实现

详细介绍了如何在FPGA中利用VHDL语言实现数字锁相环,以便从位流数据中恢复出位时钟,以保证数据的正确解调。     

预缩机的数字锁相环调速系统

预缩机中各电机的同步水平对产品质量影响很大，采用数字化锁相环直流调速系统，电路简单，容易调试，而且能有很高的调速精度。