基于多通道DMA控制器的媒体播放器SoC设计与验证

提出了一种基于多通道直接内存存取DMA(direct memory access)控制器的媒体播放器片上系统SoC(system on chip)设计方案,不仅实现了内外部存储空间和I/O器件之间的数据直接传输,而且实现了多通道数据的片上并行交换。仿真验证表明,该SoC设计方案在提高片上总线通信效率及减轻处理器负担的同时,还可提升系统在媒体播放方面的整体性能。     

基于多通道DMA控制器的媒体播放器SoC设计与验证简

提出了一种基于多通道直接内存存取DMA（direct memory access）控制器的媒体播放器片上系统SoC（system on chip）设计方案,不仅实现了内外部存储空间和I/O器件之间的数据直接传输,而且实现了多通道数据的片上并行交换。仿真验证表明,该SoC设计方案在提高片上总线通信效率及减轻处理器负担的同时,还可提升系统在媒体播放方面的整体性能。     

数字视频广播传输流接收专用芯片的设计

为了满足计算机能够接收数字视频广播(DVB)内容的需要,针对DVB传输数据量大,实时性要求高的业务特性,提出了一种DVB传输流接收专用芯片的设计。按照自顶向下的设计流程,通过合理划分软硬件结构,围绕高速数据通道的设计,采用流水线结构和链式直接存储器访问(DMA)的方式来提高数据处理速度,并利用理论建模的方法定制链式DMA的参数以及系统缓存大小。实验结果表明:链式DMA策略的硬件带宽达到476.6 Mb/s,为传统DMA方式的25倍,有效提高了接收芯片的数据处理能力。该芯片已采用Fujitsu 0.35μm的CMOS工艺流片。     

面向分组密码算法的高面积效率可重构架构

为了提升安全应用中分组密码算法的面积效率,提出了一种基于粗粒度可重构计算的硬件架构.在可重构架构设计过程中采用了2种优化方案,即利用Benes网络优化可重构计算阵列的层间互联和基于配置信息的使用频度优化配置信息的组织方式.实验结果表明:采用基于Benes网络的层间互联方案后,可重构阵列中层间互联的面积开销减少了51.61%;采用基于使用频度的配置信息层次化组织方式后,AES分组密码算法和DES分组密码算法的配置时间分别缩短了80%和88%,配置时间占总时间的百分数分别下降了42%和39%.这2种分组密码算法在该可重构架构上实现的面积效率为同类架构的3.95和1.51倍.因此,所提的2种优化方案能够有效降低面积开销,提高可重构架构的性能,有助于分组密码算法高面积效率的实现.     

人工智能技术下网络安全自动化预警系统研究

对人工智能技术下网络安全自动化预警系统进行研究，使用PowerEdge R540机架式服务器设计网络探头，选择32位RISC处理器作为系统核心控制芯片。在对数据进行智能分析时，使用归一化处理以及关联规则，增强数据分析的全面性。根据网络数据分析结果，构建网络安全预警模型。至此，人工智能技术下的网络安全自动化预警系统设计完成。构建系统测试环节，对系统的数据处理能力以及预警能力进行验证。经测试结果证实，此系统具有较高的数据分析能力，可有效缩短预警信息发布耗时。     

动态可重构众核处理器仿真平台设计

针对众核处理器,提出了一种基于计算资源划分机制的动态可重构技术.该技术以虚拟计算群为核心,设计了基于硬件支持的动态可重构子网划分和动态可重构的Cache一致性协议以及动态在线的计算资源调度算法,并对系统级多核仿真平台Gem 5进行了扩展.同时,采用实际测试结果验证了众核处理器中动态可重构技术的有效性.结果表明,动态可重构技术可以提高众核处理器的资源利用率,实现动态可重构的Cache一致性协议以及单一矩形物理子网覆盖的子网划分机制.     

基于粗粒度可重构处理器的浮点乘加算法

在粗粒度可重构处理器中,往往采用以定点代替浮点或嵌入专用的浮点计算单元的方式来处理应用中的浮点运算,从而导致在面对大动态范围运算时精度不够,造成系统面积与功耗的增加.本文提出了一种在通用粗粒度可重构处理器上用定点运算单元实现浮点乘加运算的方法,采用8个可重构处理单元实现1次乘或加的浮点运算,该方法不仅兼容了IEEE-754的单精度浮点标准而且没有增加任何浮点运算硬件.在模拟器上对系统性能进行测试,使用本文的方法,在通用粗粒度可重构处理器上实现浮点乘法运算性能提升2.09倍,浮点加法运算性能提升1.68倍.     

一种可重构处理器的设计

以主流FPGA为平台设计了一个可重构处理器．该处理器在与现有处理器内核全兼容的基础上,把指令总线和数据总线作为可重构部件的扩展接口,具有简单可靠的部件指令扩展规则、数据通讯方式和部件识别机制．重构操作的工作方式、数据保护机制也在设计中被充分考虑。     

一种基于PCIE总线的DMA引擎研究

针对目前卡板与主机系统之间存在数据传输过程中吞吐量过小,导致系统处理器速率慢的不足,提出了一种高性能的直接存储器访问(Direct Memory Access,DMA)引擎架构设计方案.首先,就改进后的分散聚集DMA传输模式提出了DMA单核引擎构架;然后,在兼容Xilinx FPGA 6、7系列的DMA单核引擎构架基础上提出了由两个PCIE IP核通过x8通道与PCIE桥并行使用的双核DMA引擎设计方案;最后,用Virtex-6 FPGA开发板对Xilinx PCIE Gen2进行DMA引擎性能测试.经测试,DMA单核引擎的吞吐量最高可达3 721 MB/s,与此同时,双核引擎能达到6 925 MB/s,约为单核引擎的2倍,达到了设计要求.该设计具有良好的稳定性,可广泛应用于卫星遥测、无人机入侵数据获取、雷达系统等高速数据采集系统.     

基于FPGA的实时多通道DMA系统设计

介绍了一种基于FPGA的实时多通道DMA系统的设计,该系统的核心是基于FPGA的DMA控制器IP核.分析了整个系统的工作原理和实现方法,并给出了该IP核的Linux驱动实现方法及实现后的测试性能结果.     

一种基于SDR可重构多通道雷达发射机

雷达侦察系统对于配套实验用雷达信号发射机往往需要可以同时发射多种参数、软件可配置的雷达信号。针对实际需求,提出了一种基于软件无线电(software defined radio,SDR)可重构多通道雷达发射机系统,该系统以SDR平台为构架,通过现场可编程门阵列(field-programmable gate array,FPGA)实现多通道数字信道化发射机结构模型。在建立实信号信道化发射机基本数学模型的基础上,推导并得到了一种具有计算高效、结构简单的多通道雷达发射机模型。在基于SCA软件协议规范下,构建了SDR可重构多通道的雷达发射机模型,给出了硬件软件实现的基本框架和步骤。对提出的多通道雷达发射机高效结构模型进行了MATLAB仿真,验证了多通道雷达发射机高效结构模型的正确性。该结构模型已经在实际系统中得以应用,在工程应用方面具有一定的实用价值。     

ReSim:一个面向可重构处理器的仿真平台

针对可重构处理器ReMAP(reconfigurable multimedia array processor)面向视频高清编解码提出的灵活互联、计算资源密集、易于扩展的结构优化需求,提出了一个基于模块化分层设计、时钟周期精确的可重构处理器仿真平台ReSim。该仿真器基于3级软件框架层次搭建,设计了可快速仿真多种互联结构的互联模块、多种计算模型的控制模块等模块化功能单元,结合时钟驱动模块对全局系统结构的运行驱动,可快速搭建可重构处理器的目标仿真模型,验证其正确性和有效性,精确评估计算性能,具有可视化、易于调试的特点。经实际测试表明,ReSim对可重构处理器ReMAP-2架构的系统评估与验证予以良好的支持。     

DMA技术在实时图像处理中的应用

直接内存存取(DMA)是数字信号处理器(DSP)中用于快速数据交换的重要技术，它具有独立于CPU的后台批量数据传输能力，能够满足实时图像处理中高速数据传输要求。以TI公司的TMS320C6201 DSP芯片为例，介绍了DMA控制器的特点。结合实例，给出DMA在图像数据实时传输中的一种具体控制和实现方法。实验结果表明，通过灵活地控制DMA，不仅能够提高图像数据的传输效率，而且能够充分地发挥DSP的高速性能。     

可编程语音压缩专用处理器设计

为了提高通信系统的保密性,降低制造成本,需要进行专用处理器的设计。基于正弦激励线性预测(SELP)算法模型,设计了一款多速率语音专用处理器。芯片使用可重构体系结构和超长指令字(VLIW),优化了高复杂度函数。仿真结果表明:该处理器对0.6kb/s速率SELP算法的执行效率明显优于通用数字信号处理器(DSP)。处理器内部程序数据外部不可见,指令并行度显著提高,常用函数可被修改,从而达到高保密性、低复杂度、易开发性。     

一种指令级动态可重构浮点处理器设计

针对高性能计算中非规则寻址模式任务的加速需求,文章设计了一种指令级动态可重构浮点处理器(dynamically reconfigurable floating-point processor, DRFP),区别于传统的可重构处理器,引入一种基于融合指令的实现方式,使得该处理器兼具动态重构和乱序执行能力。该处理器作为主要计算核心集成于一款异构多核系统芯片,并在Xilinx Ultrascale系列xcvu440的FPGA芯片上进行了原型验证,系统可以稳定工作在120 MHz。实验结果表明,该处理器在兼顾高性能的同时相较于已有工作能更好地适应非规则运算,且性能提高近3倍。     

ReSim:一个面向可重构处理器的仿真平台

针对可重构处理器ReMAP(reconfigurable multimedia array processor)面向视频高清编解码提出的灵活互联、计算资源密集、易于扩展的结构优化需求,提出了一个基于模块化分层设计、时钟周期精确的可重构处理器仿真平台ReSim.该仿真器基于3级软件框架层次搭建,设计了可快速仿真多种互联结...     

通用多通道高性能DMA控制器设计

直接存储器存取（DMA）是计算机应用系统中用于提高数据传输速率和微处理器使用效率的一项重要技术．文中提出了一种功能较为完备的通用多通道DMA控制器的设计方法,给出了系统仿真和测试结果．该控制器具有8通道,支持优先级和轮转相结合的仲裁机制,利用地址掩码和指针实现FIFO型环形缓冲．采用流水线结构设计,支持硬件握手模式和链表描述符传输方式,具有传输速度快和编程灵活的优点,适用于网络通信、多媒体处理等多种应用领域．     

一种基于SAGE的高性能PIM的解决策略

针对主处理器和存储处理器之间运行速度存在差距，为了减少运行时间和充分利用PIM结构的优越性，按照这两种不同处理器的特点，提出了使用语句分析分组估算（SAGE）系统来实现PIM高速性的一种新策略．在该策略里，源程序被分割成块，同时为主处理器和存储处理器生成一个可用的运行调度机制，这个调度机制具有低的时间复杂度，并给出了新策略的同步机制．实验和结果充分论证了所提出策略的有效性．     

语言信号处理算法中的按帧采样

介绍了TMS320VC5416的存储器直接控制器DMA结合多通道缓冲串口MCBSP组成的数据采集系统,该系统能够实现语音信号处理算法的按帧处理以及实时采集。     

Dma方式下DSP芯片对语音信号的采集

文章介绍了TMS320VC5416的存储器直接控制器DMA结合多通道缓冲串口MCBSP组成的数据采集系统,该系统能够实现语音信号处理算法的按帧处理以及实时采集。